HBMの進化：HBM3からHBM4へ、そしてAIメモリ戦争

2025年12月11日更新

2025年12月アップデート： SK Hynixが2025年第2四半期にHBM市場シェア62%でリード、Micron（21%）とSamsung（17%）が続く。グローバルHBM市場は2025年の380億ドルから2026年には580億ドルへ成長。JEDECが2025年4月に公式HBM4仕様を発表、インターフェースを2,048ビットに倍増し、スタックあたり最大2TB/sの帯域幅を実現。SK Hynixが史上初めてSamsungを抜いて世界最大のDRAMメーカーに。

SK Hynixは2025年第2四半期にHBM市場で62%のシェアを獲得してリードし、Micronが21%、Samsungが17%で続いている。¹ グローバルHBM市場は2025年の380億ドルから2026年には580億ドルへ成長する見込みだ。² JEDECは2025年4月に公式HBM4仕様を発表し、インターフェース幅を2,048ビットに倍増させ、スタックあたり最大2テラバイト/秒の帯域幅を実現した。³ 高帯域幅メモリ（HBM）はAIアクセラレータ性能の天井を決定する—どれだけ大きなモデルを扱えるか、どれだけ高速に実行できるかを左右するメモリの壁である。

HBMの各世代は製造とパッケージングの勝利を体現している。DRAMダイをシリコン貫通ビア（TSV）で垂直に積層し、インターポーザーを介してGPUやアクセラレータダイに接続することで、従来のDRAMパッケージングでは不可能なメモリ帯域幅を実現する。各世代で容量、帯域幅、スタック高が向上し、ベンダー間では歩留まり、認定スピード、顧客関係で競争が繰り広げられている。この競争はメモリ産業を再編し、SK Hynixが史上初めてSamsungを抜いて世界最大のDRAMメーカーとなった。

HBM3：現在のAIの基盤

2022年に導入されたHBM3は、現在のAIブームを可能にしたメモリ帯域幅能力を確立した。⁴ このアーキテクチャはHBM2eと比較してチャネル数を8から16に倍増させ、データレートは6.4ギガビット/秒にスケーリングした。⁵

6.4ギガビット/秒で動作するインターフェースを介してプロセッサに接続された4つのHBM3スタックは、3.2テラバイト/秒を超える総合帯域幅を提供する。⁶ 8 GT/s、1024ビットバスでの個別スタック帯域幅は約819ギガバイト/秒に達する。⁷

HBM3は32ギガビット容量のDRAMダイの16段スタックをサポートする。⁸ このスタッキング能力により、ダイ密度とスタック高に応じてスタックあたり24〜36ギガバイトのメモリ容量が実現する。⁹

3D積層アーキテクチャは、信号経路の短縮と複数ダイへの同時並列アクセスにより、従来のDRAMと比較してレイテンシを削減する。¹⁰ 帯域幅、容量、レイテンシの改善の組み合わせにより、HBM3はトランスフォーマーベースの大規模言語モデルを大規模に実現可能にしたメモリ技術となった。

NVIDIAのH100 GPUはHBM3を採用し、競合他社がターゲットとする性能ベースラインを確立した。メモリ帯域幅により、前世代に対するH100の価格プレミアムを正当化するテンソルコア利用率が実現した。

HBM3E：限界への挑戦

主要DRAMメーカーはデータレートを9.6ギガビット/秒に引き上げたHBM3Eデバイスを導入した—HBM3より50%高速だ。¹¹ この帯域幅向上により、スタックあたり約1.2テラバイト/秒が実現し、1024ビットインターフェースの実用限界に近づいた。¹²

SK Hynixは12段ダイスタックの量産でリードし、1.2テラバイト/秒以上の帯域幅を提供しながらHBM3コントローラーとの後方互換性を維持している。¹³ この後方互換性により、製品世代間でメモリ仕様を更新するアクセラレータベンダーの採用が簡素化された。

Micronは、ピンあたり9.6ギガビット/秒の処理速度、8段キューブあたり24ギガバイト、1.2テラバイト/秒のデータ転送を実現するHBM3Eメモリを発表した。¹⁴ 既存のインターフェース幅を維持しながら、スタックあたりの容量が増加した。

CadenceはHBM3Eメモリサブシステムが公称電圧で12.4ギガビット/秒で動作することを実証し、量産PHYは最大10.4ギガビット/秒のDRAM速度をサポートする—デバイスあたり1.33テラバイト/秒だ。¹⁵ この実証により、HBM3E仕様内でさらに高速化する余地があることが示された。

NVIDIAのH200と初期のBlackwell製品はHBM3Eを使用している。H200はH100の80ギガバイトに対してメモリ容量を141ギガバイトに拡大し、帯域幅も比例して増加させた。Blackwell B200はHBM3Eで192ギガバイト、総合帯域幅8テラバイト/秒に達した。

HBM3からHBM3Eへの移行は、既存アーキテクチャから追加性能を引き出すメモリ産業の能力を実証した。しかし、さらなる向上にはHBM4が導入するアーキテクチャの変更が必要だ。

HBM4：次世代

JEDECは2025年4月に公式HBM4仕様を発表した。¹⁶ この仕様はHBM導入以来最も重要なアーキテクチャ変更を表し、インターフェース幅を1,024ビットから2,048ビットに倍増させた。¹⁷

HBM4はより広いインターフェース全体で最大8ギガビット/秒の転送速度をサポートし、総帯域幅はスタックあたり2テラバイト/秒に達する。¹⁸ 8つのHBM4デバイスを搭載したGPUは、13テラバイト/秒を超える総合メモリ帯域幅を達成する。¹⁹

より広いインターフェースには、メモリサブシステム全体でのアーキテクチャ変更が必要だった。HBM4はスタックあたりの独立チャネル数を32に倍増させ、チャネルあたり2つの疑似チャネルを持つ。²⁰ 2,048ビットデータチャネルは32個の64ビットチャネルまたは64個の32ビット疑似チャネルに分割され、HBM3の16個の64ビットチャネルと比較される。²¹

スタック高は最大16ダイに増加し、DRAMダイ密度は24ギガビットまたは32ギガビットで、スタックあたり最大64ギガバイトの容量が実現する。²² この容量増加は、現在のメモリ制限を超える基盤モデルの増大するパラメータ数に対応する。

HBM4はHBM3コントローラーとの後方互換性を維持し、アクセラレータベンダーの移行を容易にする。²³ Rambus HBM4メモリコントローラーはサポートするシグナリング速度を10.0ギガビット/秒に引き上げ、最大レートでHBM4デバイスあたり2.56テラバイト/秒のスループットを提供する。²⁴

信頼性向上には、ロウハンマー軽減を改善するDirected Refresh Management（DRFM）が含まれる。²⁵ 強化されたRAS（信頼性、可用性、保守性）機能は、AIアクセラレータで一般的な高温環境でのDRAM信頼性に関する懸念に対応する。

HBM4Eはさらに仕様を拡張し、10ギガビット/秒のデータレート、スタックあたり2.5テラバイト/秒の帯域幅、パッケージあたり最大80ワットの電力を実現する。²⁶ HBM4E仕様は2027年の時間枠をターゲットにしている。

メーカー間の競争

SK HynixはHBM4の開発を完了し、2025年末までに大量生産の準備を整えた。²⁷ SK HynixのHBM4スタックは性能でJEDEC仕様を25%上回り、標準の8 GT/sに対して10 GT/sのデータ転送速度を特徴とする。²⁸ 最終顧客認定後、2026年初頭に量産出荷が開始される。²⁹

SK HynixはNVIDIAの主要HBMサプライヤーとなり、この関係が同社の市場シェア拡大を牽引した。³⁰ NVIDIAとのパートナーシップにより、SK Hynixは高付加価値AI向けメモリ需要の大部分を獲得する立場を確立した。

Micronは2025年6月にHBM4サンプルの出荷を開始し、NVIDIAを含む主要顧客に36ギガバイトの12段スタックを提供したと報じられている。³¹ 2025年第4四半期までに、Micronはピンあたり11ギガビット/秒を超える速度で動作するHBM4サンプルを発表し、スタックあたり2.8テラバイト/秒以上を提供する。³² 量産開始は2026年をターゲットにしている。³³

MicronはNVIDIAのHopper H200およびBlackwell B200 GPUの設計採用を獲得し、HBM市場シェアを約5%から2025年末までに20〜25%のターゲットに向けて拡大している。³⁴ NVIDIAの認定はMicronの技術と製造能力を実証するものだ。

Samsungは2026年上半期にHBM4の量産開始を目指している。³⁵ 2025年第3四半期に、SamsungはNVIDIAへの早期認定のためにHBM4サンプルの大量出荷を開始した。³⁶ SamsungはAMDのMI450アクセラレータの主要HBM4サプライヤーとして報じられている。³⁷

SamsungのHBM市場シェアは、NVIDIAの認定テストに合格するのに苦戦したため、2024年第2四半期の41%から2025年第2四半期には17%に急落した。³⁸ 競合他社がHBM3Eを出荷する中、SamsungはHBM販売で旧世代のHBM3チップに大きく依存したままだった。³⁹ アナリストは、HBM3E部品の認定とHBM4の2026年本格供給に伴い、Samsungのポジションが強化されると予測している。⁴⁰

HBMの競争はより広範なメモリ産業を再編した。SK Hynixは2025年第1四半期にDRAM市場全体で初めてリードを奪い、売上の36%のシェアを獲得、Samsungの34%を上回った。⁴¹ 長年のSamsungリーダーシップの逆転は、DRAM総価値に占めるHBMのシェア拡大を反映している。

NVIDIAとAMDのロードマップ

NVIDIAの公式ロードマップは、Rubinが8つのHBM4サイト、Rubin Ultraが16のHBM4サイトを持つことを示している。⁴² Rubinインターポーザーは2,194平方ミリメートルで、288〜384ギガバイトのVRAM容量と16〜32テラバイト/秒の総帯域幅を搭載する。⁴³ 総チップ電力は2,200ワットに達する。⁴⁴

メモリ容量はA100の80ギガバイトHBM2EからRubin Ultraの1,024ギガバイトHBM4Eへと成長すると予測されている。⁴⁵ この軌道は、数十兆パラメータに達する可能性のあるモデルのメモリ要件を反映している。

Rubinの生産は2026年下半期に予定通り進行している。⁴⁶ このアーキテクチャに基づくコンシューマーカードは2026年後半から2027年初頭に期待されている。⁴⁷ このタイミングはRubinをNVIDIAのデータセンターラインナップでBlackwell Ultraの後継として位置付ける。

AMDはMI400アクセラレータシリーズでのHBM4採用を確認した。⁴⁸ 2026年発売のAMD Instinct MI400は、432ギガバイトのHBM4容量と最大19.6テラバイト/秒のメモリ帯域幅をターゲットにしている。⁴⁹ MI430Xは、HBM4を採用する最初のAMDアクセラレータだ。⁵⁰

HBM4世代は両ベンダーに新しい性能ティアを確立する。メモリ帯域幅と容量の増加により、HBM3Eでは効率的にサポートできないモデルサイズと推論スループットが実現する。

メモリの壁という制約

AIアクセラレータでは、メモリ帯域幅の成長が計算能力の成長に遅れをとる。「メモリの壁」は、アクセラレータがその計算リソースをどれだけ効果的に活用できるかを制約する。HBMの進化は、この制約に対する業界の主要な対応策だ。

大規模言語モデルは推論中にメモリ律速の特性を示す。アテンションメカニズムは、生成される各トークンに対してキー・バリューキャッシュ全体にアクセスする必要がある。メモリ帯域幅はこのアクセスがどれだけ速く行われるかを決定し、トークン/秒のスループットに直接影響する。

学習ワークロードは異なるメモリ制約に直面する。モデルパラメータ、勾配、オプティマイザ状態、アクティベーションがメモリ容量を奪い合う。メモリ帯域幅は、勾配累積と最適化ステップ中にデータが処理ユニット間をどれだけ速く移動するかに影響する。

HBM4の2テラバイト/秒の帯域幅は、HBM3の819ギガバイト/秒と比較して2.4倍の改善を表す。⁵¹ スタックあたり36ギガバイトから64ギガバイトへの容量増加と合わせて、HBM4はメモリの壁の帯域幅と容量の両方の側面に対応する。

しかし、計算能力はメモリ帯域幅よりも速く増加する。各HBM世代は約2倍の帯域幅向上を提供するが、計算も同様に各世代で倍増する。メモリの壁は後退するが、決して消えることはない。

将来のHBM世代—HBM5からHBM8—は、より高いデータレートと潜在的により広いインターフェースを通じて継続的な帯域幅スケーリングを予測している。⁵² ロードマップは10年を通じて拡張され、帯域幅目標はシステムあたり64テラバイト/秒に達する。⁵³

インフラ計画における考慮事項

HBM供給制約はアクセラレータの可用性に影響する。HBM不足は2023年と2024年を通じてGPU出荷を制限した。大規模展開を計画する組織は、GPU調達がメモリメーカーの生産能力に依存することを理解すべきだ。

ベンダー関係がアクセスを決定する。SK HynixとNVIDIAの関係、SamsungのAMDにおけるポジショニング、Micronの広範な認定取り組みがサプライチェーンの複雑さを生み出している。メモリがハイパースケーラーの注文を優先する場合、二次アクセラレータベンダーはより長いリードタイムに直面する可能性がある。

HBM4への移行は2026年後半に世代的シフトを生み出す。現在展開する組織はHBM3Eベースのシステムを受け取る。RubinまたはMI400を待つ組織はHBM4の利点を得る。このタイミングは複数年にわたるインフラ計画に影響する。