CXL Memory Expansion: ทลายกำแพงหน่วยความจำในศูนย์ข้อมูล AI

อัปเดต 11 ธันวาคม 2025

อัปเดตธันวาคม 2025: Microsoft เปิดตัว cloud instances ที่ติดตั้ง CXL เป็นครั้งแรกในเดือนพฤศจิกายน 2025 ข้อกำหนด CXL 4.0 เพิ่มแบนด์วิดท์เป็นสองเท่าที่ 128GT/s ตลาด CXL คาดการณ์ไว้ที่ 15,000 ล้านดอลลาร์ภายในปี 2028 (DRAM หลัง CXL มากกว่า 12,000 ล้านดอลลาร์) KV cache ที่ใช้ CXL ให้ throughput เพิ่มขึ้น 21.9 เท่า พลังงานต่อ token ต่ำลง 60 เท่า Commercial CXL pools ขนาด 100TiB พร้อมใช้งานในปี 2025

คอขวดด้านหน่วยความจำทำลายประสิทธิภาพ AI โมเดลภาษาขนาดใหญ่ต้องการ 80 ถึง 120GB ต่อ GPU สำหรับ KV cache เพียงอย่างเดียวเป็นเรื่องปกติ ซึ่งเกินกำลังแม้แต่ accelerators ที่ติดตั้ง HBM ราคาแพงที่สุด¹ เทคโนโลยี Compute Express Link (CXL) memory expansion แก้ไขวิกฤตความจุหน่วยความจำโดยตรง ด้วยการทำให้เซิร์ฟเวอร์สามารถเข้าถึง memory pools นอกเหนือจากขีดจำกัด DRAM ที่เชื่อมต่อกับ CPU ด้วย Microsoft เปิดตัว cloud instances ที่ติดตั้ง CXL เป็นครั้งแรกในอุตสาหกรรมในเดือนพฤศจิกายน 2025 และข้อกำหนด CXL 4.0 เพิ่มแบนด์วิดท์เป็นสองเท่าที่ 128GT/s สถาปัตยกรรม disaggregated memory จึงเปลี่ยนจากแนวคิดการวิจัยสู่ความเป็นจริงในการผลิต²

ตลาดสะท้อนความเร่งด่วน การคาดการณ์รายได้ตลาด CXL สูงถึง 15,000 ล้านดอลลาร์ภายในปี 2028 โดย DRAM หลัง CXL คาดว่าจะคิดเป็นมากกว่า 12,000 ล้านดอลลาร์ของยอดรวม³ สำหรับองค์กรที่ deploy โครงสร้างพื้นฐาน AI ในระดับใหญ่ การทำความเข้าใจความสามารถของ CXL memory expansion เป็นตัวกำหนดว่าระบบจะสามารถรองรับ workloads รุ่นต่อไปได้หรือไม่ โดยไม่ต้องอัปเกรดฮาร์ดแวร์อยู่ตลอดเวลา

CXL memory expansion ทำงานอย่างไร

CXL ทำงานเป็น cache-coherent interconnect protocol ที่รันบน physical layers ของ PCIe มาตรฐาน เทคโนโลยีนี้รักษา coherency เต็มรูปแบบระหว่าง CPU caches และอุปกรณ์หน่วยความจำภายนอก ทำให้แอปพลิเคชันสามารถเข้าถึงหน่วยความจำที่เชื่อมต่อผ่าน CXL ด้วย programming model เดียวกับ DRAM ในเครื่อง⁴ protocol sub-types สามประเภทจัดการ device interactions ที่แตกต่างกัน: CXL.io จัดการ transactions แบบ PCIe, CXL.cache ช่วยให้อุปกรณ์สามารถ cache หน่วยความจำของ host และ CXL.mem ช่วยให้ hosts เข้าถึงหน่วยความจำที่เชื่อมต่อกับอุปกรณ์⁵

อุปกรณ์ memory expander ที่กำหนดเป็น CXL Type-3 เชื่อมต่อโมดูล DDR5 กับเซิร์ฟเวอร์ผ่าน PCIe slots หรือ EDSFF form factors CXL controllers สมัยใหม่เพิ่ม latency ประมาณ 70 นาโนวินาทีเมื่อเทียบกับ DRAM ที่เชื่อมต่อโดยตรง⁶ แม้จะมาก แต่ CXL memory latency เร็วกว่า NVMe storage 20x ถึง 50x เติมเต็ม performance tier ที่สำคัญระหว่างหน่วยความจำ host ที่เร็วและการเข้าถึง disk ที่ช้า⁷

วิวัฒนาการของ specification เร่งตัวอย่างรวดเร็ว CXL 2.0 นำเสนอ memory pooling ช่วยให้หลาย hosts เข้าถึงอุปกรณ์หน่วยความจำร่วมกันพร้อม allocations ที่แยกกัน⁸ CXL 3.0 เปิดใช้งาน shared memory ที่แท้จริง ซึ่งหลาย hosts เข้าถึง memory segment เดียวกันพร้อมกันด้วย data views ที่สอดคล้องกัน⁹ การเปิดตัว CXL 4.0 ในเดือนพฤศจิกายน 2025 เพิ่มแบนด์วิดท์เป็นสองเท่าจาก 64GT/s เป็น 128GT/s ในขณะที่ยังคง 256-byte FLIT format ทำให้สามารถใช้แบนด์วิดท์สองทิศทางรวมสูงสุด 1.536TB/s บน x16 links ผ่านฟีเจอร์ bundled ports ใหม่¹⁰

Memory pooling เปลี่ยนแปลงเศรษฐศาสตร์ของเซิร์ฟเวอร์

สถาปัตยกรรมเซิร์ฟเวอร์แบบดั้งเดิมบังคับให้ผู้ปฏิบัติงานต้องเลือกอย่างยากลำบาก ความต้องการหน่วยความจำแตกต่างกันอย่างมากระหว่าง workloads แต่เซิร์ฟเวอร์ส่งมอบพร้อมการกำหนดค่า DRAM คงที่ หน่วยความจำคิดเป็นค่าเฉลี่ยประมาณ 30% ของมูลค่าเซิร์ฟเวอร์ในปี 2022 และการคาดการณ์ผลักดันตัวเลขนั้นให้เกิน 40% ภายในปี 2025¹¹ องค์กรมักจะ overprovision หน่วยความจำเพื่อรองรับ peak loads ทำให้ DRAM ราคาแพงถูกทิ้งไว้ระหว่างช่วงการใช้งานเฉลี่ย

CXL memory pooling เปลี่ยนสมการโดยพื้นฐาน หลายเซิร์ฟเวอร์แชร์การเข้าถึง memory pools แบบรวมศูนย์ จัดสรรความจุแบบไดนามิกตามความต้องการ workload แบบ real-time Microsoft พบว่าการนำ CXL-based memory pooling มาใช้สามารถลดหน่วยความจำทั้งหมดที่ต้องการลงประมาณ 10% ให้ผลลดต้นทุนเซิร์ฟเวอร์โดยรวม 5%¹² SMART Modular Technologies ประเมินว่าการจับคู่ DIMMs ที่ถูกกว่ากับ CXL add-in cards ให้การประหยัดสูงสุด 40% สำหรับการกำหนดค่าหน่วยความจำ 1TB เมื่อเทียบกับการอัปเกรดเป็น CPUs ที่รองรับ RAM มากขึ้น¹³

ระบบ hybrid DRAM-CXL บรรลุ throughput 95-100% ของการตั้งค่า DRAM ล้วนในขณะที่ลดต้นทุนหน่วยความจำลง 50% ผ่านการบีบอัดและ pooling ที่มีประสิทธิภาพ¹⁴ กรณีทางเศรษฐกิจแข็งแกร่งขึ้นเมื่อราคาหน่วยความจำยังคงสูงเนื่องจากความต้องการ HBM ใช้กำลังการผลิต DRAM ต้นทุน DRAM ที่เพิ่มขึ้นผลักดันองค์กรไปสู่ซอฟต์แวร์ประสิทธิภาพหน่วยความจำและโซลูชัน CXL-based expansion เป็นทางเลือกแทนการอัปเกรดหน่วยความจำราคาแพง¹⁵

AI inference workloads ขับเคลื่อนการนำ CXL มาใช้

Large language model inference สร้างความต้องการเร่งด่วนที่สุดสำหรับความจุหน่วยความจำที่ขยาย ความต้องการจัดเก็บ KV cache เพิ่มขึ้นเชิงเส้นตรงกับความยาว context และโมเดลสมัยใหม่ที่รองรับ contexts หลายล้าน tokens สร้างขนาด cache ที่เกินหน่วยความจำ GPU ทั้งหมด การวิจัยแสดงให้เห็นว่าการจัดการ KV cache ที่ใช้ CXL ให้ throughput เพิ่มขึ้นสูงสุด 21.9 เท่า พลังงานต่อ token ต่ำลง 60 เท่า และประสิทธิภาพต้นทุนรวมดีขึ้น 7.3 เท่าเมื่อเทียบกับ implementations พื้นฐาน¹⁶

XConn Technologies และ MemVerge สาธิตที่ Supercomputing 2025 ว่า AI inference workloads สามารถ offload และแชร์ทรัพยากร KV cache ขนาดใหญ่แบบไดนามิกข้าม GPUs และ CPUs การสาธิตบรรลุการปรับปรุงประสิทธิภาพมากกว่า 5 เท่าเมื่อเทียบกับ SSD-based caching หรือ RDMA-based KV cache offloading¹⁷ เมื่อเทียบกับทางเลือก network-based, CXL memory pool บรรลุ speedup 3.8 เท่าเหนือ 200G RDMA และ speedup 6.5 เท่าเหนือ 100G RDMA สำหรับ inference workloads¹⁸

Commercial CXL memory pools ขนาด 100TiB พร้อมใช้งานในปี 2025 โดยมีการ deploy ที่ใหญ่กว่าวางแผนไว้สำหรับปี 2026¹⁹ Astera Labs สาธิตที่ OCP Global Summit 2025 ว่า Leo CXL Smart Memory Controllers กำจัดคอขวดโครงสร้างพื้นฐาน AI อย่างไร โดยบรรลุ 3x concurrent LLM instances ที่ throughput สูงขึ้นและ latency ต่ำลง 3 เท่าด้วย CXL²⁰ SK Hynix แสดง memory-centric AI machine ที่เชื่อมต่อหลายเซิร์ฟเวอร์และ GPUs โดยไม่มี networking แบบดั้งเดิม รองรับ distributed inference tasks ผ่านเทคโนโลยี CXL pooled memory²¹

นอกเหนือจาก inference แล้ว CXL memory expansion ยังเป็นประโยชน์ต่อ recommendation systems, in-memory databases และ graph analytics Micron's H3 Falcon CXL-based disaggregated memory system ให้ performance gains สูงสุด 20 เท่าสำหรับ graph databases²² Leo CXL controllers จับคู่กับ AMD EPYC 5th Gen processors ให้ performance boosts 70% สำหรับ deep learning recommendation models²³

ภูมิทัศน์ CXL controller

สามผู้ผลิตครองการผลิต CXL memory controller: Astera Labs, Montage Technology และ Microchip controllers ของพวกเขาขับเคลื่อน memory modules จากผู้ผลิต DRAM รายใหญ่ทุกราย

Astera Labs นำตลาดด้วย Leo CXL Smart Memory Controllers ที่รองรับ CXL 2.0 พร้อมความจุหน่วยความจำสูงสุด 2TB ต่อ controller²⁴ Leo implement CXL.mem, CXL.cache และ CXL.io protocols ทำ hardware interleaving เพื่อนำเสนอหน่วยความจำรวมให้กับระบบปฏิบัติการ และให้ฟีเจอร์ RAS ผ่าน COSMOS management suite²⁵ A-Series add-in cards เปิดใช้งาน plug-and-play deployment ในขณะที่ E-Series และ P-Series implementations รองรับ custom integration Microsoft Azure's CXL memory preview ในเดือนพฤศจิกายน 2025 ใช้ Leo controllers เป็นการ deploy CXL-attached memory ครั้งแรกใน public cloud ของอุตสาหกรรม²⁶

Montage Technology ส่งมอบ CXL Memory eXpander Controller (MXC) รายแรกของโลกและปัจจุบันจัดหา controllers ให้ Samsung, SK Hynix และผู้ผลิตหน่วยความจำรายใหญ่อื่นๆ²⁷ CXL 3.1 controller ของบริษัทในเดือนกันยายน 2025 (M88MX6852) บรรลุ data transfer rates สูงสุด 64GT/s บนการกำหนดค่า x8 รวม dual-channel DDR5 ที่ความเร็ว 8000MT/s และเพิ่ม latency เพียง 70ns²⁸ แพ็คเกจขนาด 25mm x 25mm รองรับทั้ง EDSFF E3.S และ PCIe add-in card form factors²⁹ Samsung และ SK Hynix ทั้งคู่ผ่านการทดสอบ CXL 2.0 compliance โดยใช้ชิป Montage MXC³⁰

Microchip เข้าสู่ CXL ด้วย SMC 1000 8x25G controller ที่รองรับ memory expansion และ pooling applications บริษัทรวมความสามารถ CXL เข้ากับ memory connectivity portfolio ที่กว้างขึ้นควบคู่กับ memory buffer chips และ SPD hub controllers

ผลิตภัณฑ์ Memory module จากผู้ผลิตรายใหญ่

Samsung's CMM-D (CXL Memory Module - DDR5) series เป็น CXL lineup การผลิตของบริษัท CMM-D 2.0 เสนอความจุ 128GB และ 256GB พร้อมแบนด์วิดท์สูงสุด 36GB/s, CXL 2.0 compliance และการรองรับ PCIe Gen 5³¹ Samsung วางตำแหน่ง CMM-D เป็นส่วนเสริมของ local DIMMs ที่มีอยู่ อ้างว่าขยายความจุหน่วยความจำได้ถึง 50% และเพิ่มแบนด์วิดท์ได้ถึง 100% ในขณะที่ลด total cost of ownership³² Customer samples ส่งมอบในปี 2025 โดยมี CXL 3.1 variants เป้าหมายสิ้นปี³³

SK Hynix สาธิต CXL memory products หลายรายการที่ Supercomputing 2025 CMM-DDR5 จับคู่กับ Montage controllers เพื่อขยายความจุหน่วยความจำ ในขณะที่ CMM-Ax (CXL Memory Module Accelerator) รวมความสามารถ compute โดยตรงในหน่วยความจำ³⁴ SK Telecom's Petasus AI Cloud deploy CMM-Ax แสดงการใช้งานโครงสร้างพื้นฐาน AI ในทางปฏิบัติ³⁵ SK Hynix เตรียมผลิต CXL controllers เป็นกรรมสิทธิ์สำหรับ CXL 3.0 และ 3.1 ลดการพึ่งพา silicon จากบุคคลที่สาม³⁶

Micron เปิดตัว CXL 2.0-based memory expansion modules โดยใช้ความจุ 96GB DDR5³⁷ บริษัทวางตำแหน่ง CXL memory เป็นเทคโนโลยีสำคัญสำหรับการปิดช่องว่างกับ Samsung และ SK Hynix ในกลุ่ม server memory margin สูง Micron's H3 Falcon system รวม CXL-based disaggregated memory กับ Linux-supported FAMFS file system สำหรับ graph database acceleration³⁸

การรองรับ Server platform จาก Intel และ AMD

AMD EPYC Genoa processors มาถึงในปี 2022 พร้อมการรองรับ CXL Type-3 device แบบ native ทำให้ AMD มีข้อได้เปรียบหลายปีเหนือ Intel³⁹ EPYC 9005 Turin processors ปัจจุบันยังคงรักษา CXL compatibility ตลอด lineup ทั้งหมด Performance benchmarks แสดง gains มาก: Leo CXL controllers กับ 5th Gen AMD EPYC ให้ performance improvements 70% สำหรับ recommendation models และเปิดใช้งาน hybrid memory architectures ที่เทียบเท่า 95-100% ของ native DRAM performance⁴⁰

เส้นทาง CXL ของ Intel พิสูจน์ว่ายากลำบากกว่า Fourth Gen Xeon Scalable "Sapphire Rapids" เปิดตัวโดยไม่มีการรองรับ CXL Type-3 device แม้จะ implement CXL protocol พื้นฐาน⁴¹ การรองรับ Type-3 อย่างเป็นทางการมาถึงกับ 5th Gen "Emerald Rapids" เมื่อประมาณหนึ่งปีก่อน Intel Xeon 6 processors รวม CXL Flat Memory Mode ความสามารถเฉพาะที่เพิ่มความยืดหยุ่นของอัตราส่วน compute-to-memory โดยไม่เสียสละ performance⁴² Microsoft เน้นความสามารถ Flat Memory Mode โดยเฉพาะเมื่อประกาศ Azure's CXL preview⁴³

Lenovo ThinkSystem V4 servers กับ Intel Xeon 6 processors รองรับ CXL 2.0 memory ใน E3.S 2T form factor⁴⁴ ผู้นำอุตสาหกรรมรวมถึง Dell Technologies, HPE, ASUS และ Inventec สร้าง platforms ที่สอดคล้องกับ CXL 3.0 เตรียมพร้อมสำหรับการนำ ecosystem มาใช้ที่กว้างขึ้น⁴⁵ การคาดการณ์ DRAM หลัง CXL สูงถึงประมาณ 10% ของ server DRAM ภายในปี 2029⁴⁶

CXL 4.0 กำหนดอนาคตหลาย rack

การเปิดตัว CXL 4.0 specification ในเดือนพฤศจิกายน 2025 สร้างรากฐานสำหรับสถาปัตยกรรม data center แบบ disaggregated อย่างแท้จริง การเพิ่มแบนด์วิดท์เป็นสองเท่าที่ 128GT/s ผ่าน PCIe 7.0 physical layers แก้ไขข้อกังวลด้าน performance ที่จำกัดการนำมาใช้ก่อนหน้านี้⁴⁷ Bundled ports รวม physical connections หลายตัวเป็น logical attachments เดียว เปิดใช้งานแบนด์วิดท์ 768GB/s ในแต่ละทิศทาง (รวม 1.536TB/s) บนการกำหนดค่า x16 ในขณะที่ยังคง software models ที่เรียบง่าย⁴⁸

การรองรับ native x2 link width เพิ่มความสามารถ fan-out สำหรับ memory pooling topologies CXL versions ก่อนหน้ารองรับเฉพาะ x2 เป็น fallback mode สำหรับ lane failures; CXL 4.0 optimize x2 สำหรับ performance เหมือน x4 ถึง x16 widths อย่างเต็มที่⁴⁹ Extended reach support ผ่าน retimers สูงสุดสี่ตัวเปิดใช้งานการกำหนดค่าหลาย rack โดยไม่มี signal degradation⁵⁰

ระบบหลาย rack CXL 4.0 อาจ deploy ในช่วงปลายปี 2026 ถึง 2027⁵¹ Specification ยังคง backward compatibility กับ CXL versions ก่อนหน้าทั้งหมด ปกป้องการลงทุนในอุปกรณ์ CXL 2.0 และ 3.x ที่มีอยู่⁵² ด้วย CXL 3.0 ecosystem maturity ที่คาดหวังตลอดปี 2025 data centers จะเริ่มนำสถาปัตยกรรมที่หน่วยความจำและ compute disaggregate, pool และ reallocate แบบไดนามิกมาใช้ภายในปี 2026⁵³

การสร้าง CXL infrastructure stack

การ deploy CXL memory expansion ต้องการการประสานงาน ecosystem นอกเหนือจาก

[เนื้อหาถูกตัดสำหรับการแปล]