La adquisición de XConn por $540M de Marvell señala la próxima fase de la infraestructura de IA

Marvell Technology comprometió $540 millones para adquirir XConn Technologies el 6 de enero de 2026, marcando la mayor adquisición en el mercado de silicio de conmutación CXL hasta la fecha [1]. El acuerdo llega cuando los centros de datos de IA enfrentan una crisis estructural: el ancho de banda de memoria se ha convertido en el cuello de botella principal que limita el rendimiento de los clústeres de GPU, y las interconexiones tradicionales no pueden seguir el ritmo de las demandas de modelos que superan los 100 mil millones de parámetros [2]. Con CXL 4.0 habilitando pools de memoria de más de 100 terabytes y UALink 1.0 prometiendo una alternativa abierta al NVLink propietario de NVIDIA, la capa de interconexión ha emergido como el campo de batalla crítico de infraestructura para 2026 y más allá [3][4].

TL;DR

• Marvell adquiere XConn por $540 millones (60% efectivo, 40% acciones), ganando liderazgo en silicio de conmutación híbrido PCIe/CXL [1][5].
• CXL 4.0 habilita pools de memoria de más de 100 TB con ancho de banda de 1.5 TB/s a través de múltiples racks, abordando el muro de memoria de la IA [6][7].
• UALink 1.0 ofrece 200 Gb/s por carril para hasta 1,024 aceleradores, desafiando el dominio de NVLink de NVIDIA [8][9].
• El mercado de switches híbridos alcanzará $2.2 mil millones para 2026, creciendo a un CAGR del 12.3% [10].
• Los productos PCIe Gen6 y CXL 3.1 comienzan a enviarse a mediados de 2026, forzando actualizaciones de infraestructura en todas las implementaciones de IA [11][12].

La crisis del muro de memoria que impulsa la inversión en interconexiones

La infraestructura de IA ha llegado a un muro estructural. El ancho de banda de memoria, las interconexiones de empaquetado y la gestión térmica ahora restringen el rendimiento más que la potencia de cómputo bruta de las GPU [13]. El CFO de SK Hynix confirmó que la empresa ha "vendido toda nuestra oferta de HBM para 2026", mientras que Micron informa que la capacidad de memoria de alto ancho de banda permanece completamente reservada hasta el año calendario 2026 [14][15].

Los números pintan una imagen clara del cuello de botella:

Restricción	Estado	Impacto
Suministro de HBM	Agotado hasta 2026	TAM proyectado de $100B para 2028 [16]
Empaquetado CoWoS	"Muy ajustado" según el CEO de TSMC	Limita la producción de GPU [17]
Precios de memoria	Aumento del 50% proyectado hasta Q2 2026	Escalada de costos de infraestructura [18]
Memoria de servidor DDR5	Aumento de precios del 30-40% en Q4 2025	Posible duplicación para 2026 [19]

Las interconexiones tradicionales agravan el problema. Un modelo de 70B parámetros con contexto de 128K y tamaño de lote 32 puede requerir más de 150 GB solo para la caché KV [20]. Mover datos entre aceleradores a velocidad suficiente requiere interconexiones operando a terabytes por segundo.

"Los verdaderos cuellos de botella ya no son las GPU en sí, sino el ancho de banda de memoria, las interconexiones de empaquetado, la gestión térmica y el suministro de energía", señala el análisis de Fusion Worldwide [17].

El pooling de memoria CXL proporciona una solución: almacenar la caché KV en memoria CXL agrupada mientras se mantienen las capas calientes en la VRAM de la GPU [20]. Logrando una aceleración de 3.8x en comparación con RDMA de 200G y 6.5x de aceleración versus RDMA de 100G, CXL reduce dramáticamente el tiempo hasta el primer token (TTFT) para cargas de trabajo de inferencia [21].

Por qué Marvell pagó $540 millones por XConn

XConn Technologies ocupa una posición única en el mercado de interconexiones: la empresa desarrolló el primer switch híbrido de la industria que soporta tanto CXL como PCIe en un solo chip [1][22]. La adquisición de Marvell apunta a tres capacidades estratégicas:

Stack tecnológico listo para producción

XConn entrega productos a través de múltiples generaciones:

Producto	Estándar	Estado
Switches actuales	PCIe 5.0 / CXL 2.0	Envío en producción [22]
Apollo 2	PCIe 6.2 / CXL 3.1	Muestreo (lanzado marzo 2025) [23]
Próxima generación	PCIe 7.0 / CXL 4.0	Desarrollo [24]

El switch híbrido Apollo 2 integra CXL 3.1 y PCIe Gen 6.2 en un solo chip, ofreciendo soporte para los últimos estándares a medida que entran en producción [23].

Ventajas de tiempo

La adquisición se cierra a principios de 2026, posicionando a Marvell para capturar el ciclo de transición a PCIe Gen6 [5]. PCIe Gen6 duplica el ancho de banda a 64 Gbps por carril pero reduce a la mitad la distancia de integridad de señal, forzando a los diseñadores de servidores a implementar retimers en casi todos los carriles [25]. Cada servidor que se envía con aceleradores de próxima generación requerirá este silicio.

2026 también marca la adopción temprana de arquitecturas de pooling de memoria CXL, que requieren módulos de conectividad que permitan a los procesadores "tomar prestada" memoria de dispositivos adyacentes [25]. El enfoque híbrido de XConn aborda ambos requisitos simultáneamente.

Estructura del acuerdo

Marvell estructura la transacción como aproximadamente 60% efectivo y 40% acciones, valorada en $540 millones en total [1][5]. La contraprestación mixta señala confianza en la integración a largo plazo mientras se gestiona la salida de efectivo.

Matt Murphy, CEO de Marvell, caracterizó la razón estratégica: "XConn es el líder en innovación en tecnología de interconexión de próxima generación para aplicaciones de computación de alto rendimiento e IA" [1].

CXL 4.0: Pooling de memoria a escala sin precedentes

El Consorcio CXL lanzó CXL 4.0 el 18 de noviembre de 2025, duplicando el ancho de banda a 128 GT/s con integración PCIe 7.0 [6][26]. La especificación introduce capacidades que cambian fundamentalmente cómo los arquitectos de infraestructura de IA diseñan sistemas de memoria.

Avances técnicos principales

Característica	CXL 3.x	CXL 4.0
Ancho de banda	64 GT/s	128 GT/s [6]
Base PCIe	PCIe 6.0	PCIe 7.0 [26]
Ancho de banda de puerto agrupado	N/A	1.5 TB/s [7]
Escala de pool de memoria	Rack único	Multi-rack (100+ TB) [27]

CXL 4.0 introduce puertos agrupados, permitiendo a hosts y dispositivos agregar múltiples puertos físicos en conexiones lógicas únicas [26]. Una sola conexión agrupada puede entregar 1.5 TB/s de ancho de banda mientras mantiene un modelo de software simplificado [7].

Características de latencia

CXL proporciona acceso con semántica de memoria con latencia en el rango de 200-500 nanosegundos [28]. Para comparación:

Tecnología	Latencia típica
DRAM local	~100 ns
Memoria CXL	200-500 ns [28]
Almacenamiento NVMe	~100 microsegundos [28]
Compartición basada en almacenamiento	>10 milisegundos [28]

La latencia de 200-500 ns habilita compartición de memoria dinámica y de grano fino entre nodos de cómputo que los enfoques basados en almacenamiento no pueden igualar [28].

Impacto en la infraestructura

El pooling de memoria CXL ha reducido el costo total de propiedad de los hyperscalers en un estimado del 15-20% para cargas de trabajo intensivas en memoria [29]. La tecnología aborda el desperdicio de memoria al permitir que la capacidad no utilizada en un servidor sirva cargas de trabajo en otro.

Las cargas de trabajo de inferencia de IA que requieren cientos de terabytes ahora pueden acceder a pools de memoria compartidos entre racks con coherencia de caché [27]. La capacidad multi-rack representa un cambio fundamental de la arquitectura de memoria de servidor único que ha dominado el diseño de centros de datos durante décadas.

Cronograma de implementación

Fase	Cronograma	Capacidad
Muestreo de silicio CXL 3.1	H1 2026 [12]	Velocidades PCIe 6.0, pooling por rack
Muestreo de producto CXL 4.0	Finales de 2026 [7]	128 GT/s, multi-rack
Producción multi-rack	2026-2027 [30]	Pools de 100+ TB, desagregación completa

AMD anunció la Serie Versal Premium Gen 2 como la primera plataforma FPGA que soporta CXL 3.1 y PCIe Gen6, con muestras de silicio esperadas para principios de 2026 y unidades de producción para mediados de 2026 [12].

UALink 1.0: La alternativa abierta a NVLink

El Consorcio Ultra Accelerator Link lanzó UALink 1.0 el 8 de abril de 2025, estableciendo un estándar abierto para interconexiones de GPU/aceleradores que desafía el NVLink propietario de NVIDIA [8][31]. El consorcio incluye AMD, Intel, Google, Microsoft, Meta, Broadcom, Cisco, HPE y AWS, con Apple y Alibaba Cloud uniéndose a nivel de junta directiva en enero de 2025 [32][33].

Especificaciones técnicas

UALink 1.0 entrega especificaciones competitivas con las ofertas actuales de NVLink de NVIDIA:

Especificación	UALink 1.0	NVLink 4.0	NVLink 5.0
Ancho de banda por carril	200 Gb/s [8]	900 GB/s agregado [34]	2,538 GB/s [34]
Máx. aceleradores en pod	1,024 [9]	256 teórico, 8 comercial [35]	576 teórico, 72 comercial [35]
Consorcio	Estándar abierto [31]	Propietario de NVIDIA	Propietario de NVIDIA

Un grupo de cuatro carriles constituye una "Estación", ofreciendo un ancho de banda máximo de 800 Gbps bidireccional [36]. Los diseñadores de sistemas pueden escalar el número de aceleradores y el ancho de banda asignado a cada acelerador de forma independiente [36].

Posicionamiento competitivo

UALink combina elementos de PCI-Express, Infinity Fabric de AMD y Ethernet SerDes modificado para crear una interconexión diseñada específicamente para fabrics de memoria de aceleradores [37]. La especificación logra "la misma velocidad bruta que Ethernet con la latencia de los switches PCIe" según los materiales del consorcio [38].

La característica de seguridad UALinkSec proporciona confidencialidad de datos y opcionalmente integridad de datos incluyendo protección contra repetición, soportando encriptación y autenticación en todos los canales de protocolo [39].

Cronograma de hardware

El hardware UALink 1.0 entra en producción en el período 2026-2027 [40]. AMD e Intel enviarán aceleradores que soporten el estándar, con Astera Labs y Broadcom entregando switches compatibles [40].

Upscale AI apunta a Q4 2026 para switches UALink de escalamiento vertical [41]. La startup coreana Panmnesia anunció disponibilidad de muestras de su Switch de Fabric PCIe 6.0/CXL 3.2 implementando enrutamiento basado en puertos para fabrics CXL [42].

La arquitectura de tres fabrics: Cómo coexisten NVLink, CXL y UALink

La infraestructura de IA moderna requiere cada vez más que los tres fabrics de interconexión operen simultáneamente, cada uno sirviendo funciones distintas dentro del clúster [43][44].

Roles de los fabrics

Fabric	Función principal	Perfil de latencia	Multi-proveedor
NVLink	GPU-a-GPU (solo NVIDIA)	Mayor, optimizado para ancho de banda	No [45]
UALink	Acelerador-a-acelerador	Mayor, optimizado para ancho de banda	Sí [37]
CXL	Coherencia CPU-Memoria, pooling	Menor (200-500 ns)	Sí [28]

CXL usa PCIe SerDes, resultando en tasas de error más bajas y menor latencia con el correspondiente menor ancho de banda [44]. NVLink y UALink utilizan SerDes estilo Ethernet, intercambiando mayores tasas de error y latencia por un ancho de banda significativamente mayor [44].

Camino de convergencia

CXL aborda la expansión de capacidad de memoria y el compartimiento coherente de datos entre hosts y aceleradores [46]. UALink y NVLink (colectivamente denominados "XLink" en discusiones de la industria) proporcionan conexiones directas punto a punto optimizadas para intercambios de datos acelerador-a-acelerador [46].

Las arquitecturas futuras probablemente desplegarán CXL para pooling y compartimiento de memoria entre hosts, con escalamiento remoto sobre fabrics UALink y UltraEthernet [44]. Los switches que soporten tanto CXL como UALink representan el punto de consolidación probable [44].

La adquisición de XConn por Marvell apunta directamente a construir silicio para estas arquitecturas de switches convergentes.

Implicaciones de infraestructura para implementaciones 2026

Las organizaciones que planifican implementaciones de infraestructura de IA enfrentan decisiones críticas a medida que maduran las tecnologías de interconexión. La transición requiere coordinar múltiples ciclos de actualización simultáneamente.

Consideraciones de energía y refrigeración

Las interconexiones de próxima generación consumen energía significativa a nivel de switch y retimer. La distancia de señal reducida de PCIe Gen6 fuerza componentes activos adicionales en cada diseño de servidor [25].

Componente	Impacto energético
Retimers PCIe Gen6	Requeridos en la mayoría de carriles [25]
Switches CXL	Nueva categoría de presupuesto energético
Agregación de puertos agrupados	Potencia de puerto multiplicada

Horizonte de planificación

Los equipos de infraestructura deben alinear múltiples transiciones tecnológicas:

Tecnología	Disponibilidad en producción	Implicación de planificación
PCIe 6.0	Mediados de 2026 [12]	Renovación de servidores requerida
CXL 3.1	Mediados de 2026 [12]	Actualización de infraestructura de switches
UALink 1.0	Finales de 2026-2027 [40]	Decisión de plataforma de aceleradores
CXL 4.0	Finales de 2026-2027 [7]	Opción de arquitectura multi-rack

Consideraciones de dependencia de proveedores

El NVLink de NVIDIA permanece propietario y estrechamente acoplado al hardware de NVIDIA [45]. Las organizaciones que despliegan aceleradores no-NVIDIA o que buscan flexibilidad multi-proveedor deben evaluar hardware compatible con UALink que entra en producción en 2026-2027 [40].

CXL ofrece el ecosistema de proveedores más amplio, con AMD, Intel, Samsung, SK Hynix, Micron y docenas de proveedores más pequeños enviando productos compatibles [47].

La ventaja de Introl: Desplegando infraestructura de interconexión compleja

Desplegar estas tecnologías de interconexión requiere experiencia especializada que se extiende más allá de la instalación tradicional de servidores. El cableado, la configuración de switches y el diseño de topología para pools de memoria CXL y fabrics UALink demandan ejecución precisa a escala.

Introl mantiene 550 ingenieros de campo especializados en implementaciones de computación de alto rendimiento en 257 ubicaciones globales [48]. Las instalaciones de clústeres de GPU requieren cada vez más integrar switches CXL, gestionar la colocación de retimers y validar el rendimiento del fabric de extremo a extremo antes de la entrega a producción.

Para organizaciones que escalan de docenas a miles de aceleradores, los equipos de implementación profesionales entienden los matices de las interconexiones de próxima generación. Las conexiones de fibra óptica que abarcan más de 40,000 millas requieren atención cuidadosa a los requisitos de integridad de señal que PCIe Gen6 y CXL 3.1 demandan [48][49].

Conclusiones clave por rol

Planificadores de infraestructura

• Presupuestar para renovación de servidores PCIe Gen6 en 2026; los retimers añaden costo de componentes y potencia
• Evaluar proveedores de switches CXL ahora; los tiempos de entrega se extenderán a medida que aumente la demanda
• Planificar diseños de rack para pooling CXL multi-rack si las cargas de trabajo de inferencia de IA intensivas en memoria dominan

Equipos de operaciones

• Desarrollar capacidades de monitoreo de fabric CXL antes del despliegue
• Capacitar al personal en configuración de topología UALink para entornos de aceleradores no-NVIDIA
• Establecer procedimientos de prueba de integridad de señal para distancias PCIe Gen6

Tomadores de decisiones estratégicas

• La adquisición Marvell-XConn señala consolidación; esperar menos proveedores de interconexión, pero más grandes
• UALink proporciona opcionalidad contra la dependencia de NVIDIA para compras de aceleradores
• El pooling de memoria CXL puede reducir el TCO del 15-20% para cargas de trabajo apropiadas; validar contra sus aplicaciones específicas

Mirando hacia adelante: El imperativo de las interconexiones

La capa de interconexión se ha transformado de infraestructura pasiva a diferenciador activo para implementaciones de IA. La apuesta de $540 millones de Marvell en XConn refleja la importancia estratégica de controlar el silicio de conmutación a medida que convergen los fabrics de memoria y aceleradores.

Las organizaciones que despliegan infraestructura de IA en 2026 y más allá deben tratar la selección de interconexiones como una decisión arquitectónica de primer orden. La elección entre el NVLink propietario, el UALink abierto y el CXL enfocado en memoria moldeará la flexibilidad, la estructura de costos y el rendimiento durante años después de la instalación.

Los ganadores en la próxima fase de construcción de infraestructura de IA dominarán los tres fabrics simultáneamente. Aquellos que traten las interconexiones como componentes commoditizados encontrarán que sus inversiones en GPU tienen un rendimiento inferior a medida que los muros de memoria y las restricciones de ancho de banda limitan lo que sus aceleradores pueden lograr.

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Referencias

[1] Marvell Technology. "Marvell to Acquire XConn Technologies, Expanding Leadership in AI Data Center Connectivity." Marvell Investor Relations. January 6, 2026. https://investor.marvell.com/news-events/press-releases/detail/1004/marvell-to-acquire-xconn-technologies-expanding-leadership-in-ai-data-center-connectivity

[2] Keysight. "Key Challenges in Scaling AI Data Center Clusters." Keysight Blogs. February 11, 2025. https://www.keysight.com/blogs/en/inds/2025/2/11/key-challenges-in-scaling-ai-data-center-clusters

[3] CXL Consortium. "CXL 4.0 Specification Release." November 18, 2025. https://computeexpresslink.org/

[4] UALink Consortium. "UALink 200G 1.0 Specification Release." April 8, 2025. https://ualinkconsortium.org/

[5] Yahoo Finance. "Marvell to Acquire XConn Technologies, Expanding Leadership in AI Data Center Connectivity." January 6, 2026. https://finance.yahoo.com/news/marvell-acquire-xconn-technologies-expanding-140000224.html

[6] Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." November 24, 2025. https://blocksandfiles.com/2025/11/24/cxl-4/

[7] Introl. "CXL 4.0 and the Interconnect Wars: How AI Memory Is Reshaping Data Center Architecture." December 2025. https://introl.com/blog/cxl-4-0-specification-interconnect-wars-december-2025

[8] The Register. "UALink debuts its first AI interconnect spec." April 8, 2025. https://www.theregister.com/2025/04/08/ualink_200g_version_1/

[9] Data Center Dynamics. "UALink Consortium releases 200G 1.0 specification for AI accelerator interconnects." April 2025. https://www.datacenterdynamics.com/en/news/ualink-consortium-releases-200g-10-specification-for-ai-accelerator-interconnects/

[10] Grand View Research. "Hybrid Switch Market Report." 2025. Via StockTitan analysis. https://www.stocktitan.net/news/MRVL/marvell-to-acquire-x-conn-technologies-expanding-leadership-in-ai-72p1mhcm3x06.html

[11] Network Computing. "Choosing the Right Interconnect for Tomorrow's AI Applications." 2025. https://www.networkcomputing.com/data-center-networking/choosing-the-right-interconnect-for-tomorrow-s-ai-applications

[12] All About Circuits. "AMD First to Release FPGA Devices With CXL 3.1 and PCIe Gen6." 2025. https://www.allaboutcircuits.com/news/amd-first-release-fpga-devices-with-cxl-3.1-pcie-gen6/

[13] AInvest. "The Critical AI Memory Infrastructure Bottleneck and Its Investment Implications." December 2025. https://www.ainvest.com/news/critical-ai-memory-infrastructure-bottleneck-investment-implications-2512/

[14] Medium. "Memory Supercycle: How AI's HBM Hunger Is Squeezing DRAM." December 2025. https://medium.com/@Elongated_musk/memory-supercycle-how-ais-hbm-hunger-is-squeezing-dram-and-what-to-own-79c316f89586

[15] Introl. "The AI Memory Supercycle: How HBM Became AI's Most Critical Bottleneck." 2026. https://introl.com/blog/ai-memory-supercycle-hbm-2026

[16] Medium. "The Next Five Years of Memory, And Why It Will Decide AI's Pace." 2025. https://medium.com/@Elongated_musk/the-next-five-years-of-memory-and-why-it-will-decide-ais-pace-27c4318fe963

[17] Fusion Worldwide. "Inside the AI Bottleneck: CoWoS, HBM, and 2-3nm Capacity Constraints Through 2027." 2025. https://www.fusionww.com/insights/blog/inside-the-ai-bottleneck-cowos-hbm-and-2-3nm-capacity-constraints-through-2027

[18] Counterpoint Research. Via Catalyst Data Solutions. "Memory Shortage in 2026: How AI Demand Is Reshaping Supply?" https://www.catalystdatasolutionsinc.com/the-lab/ddr5-memory-shortage-2026/

[19] Catalyst Data Solutions. "Memory Shortage in 2026: How AI Demand Is Reshaping Supply?" 2026. https://www.catalystdatasolutionsinc.com/the-lab/ddr5-memory-shortage-2026/

[20] Medium. "CXL: The Secret Weapon to Solving the AI Memory Wall." January 2026. https://medium.com/@tanmaysorte25/cxl-the-secret-weapon-to-solving-the-ai-memory-wall-c22f93e8547d

[21] CXL Consortium. "Overcoming the AI Memory Wall: How CXL Memory Pooling Powers the Next Leap in Scalable AI Computing." 2025. https://computeexpresslink.org/blog/overcoming-the-ai-memory-wall-how-cxl-memory-pooling-powers-the-next-leap-in-scalable-ai-computing-4267/

[22] Data Center Dynamics. "Marvell acquires PCIe and CXL switch provider XConn Technologies for $540m." January 2026. https://www.datacenterdynamics.com/en/news/marvell-acquires-pcie-and-cxl-switch-provider-xconn-technologies-for-540m/

[23] XConn Technologies. "Apollo 2 Hybrid Switch Launch." March 2025. Via Marvell acquisition materials.

[24] CXL Consortium. "CXL Roadmap." 2025. Via VideoCardz. https://videocardz.com/newz/cxl-4-0-spec-moves-to-pcie-7-0-doubles-bandwidth-over-cxl-3-0

[25] Network Computing. "The transition to PCIe Gen 6 is the critical driver for 2026." 2025. https://www.networkcomputing.com/data-center-networking/choosing-the-right-interconnect-for-tomorrow-s-ai-applications

[26] VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." November 2025. https://videocardz.com/newz/cxl-4-0-spec-moves-to-pcie-7-0-doubles-bandwidth-over-cxl-3-0

[27] Introl. "CXL 4.0 Infrastructure Planning Guide: Memory Pooling for AI at Scale." 2025. https://introl.com/blog/cxl-4-0-infrastructure-planning-guide-memory-pooling-2025

[28] CXL Consortium. "How CXL Transforms Server Memory Infrastructure." October 2025. https://computeexpresslink.org/wp-content/uploads/2025/10/CXL_Q3-2025-Webinar_FINAL.pdf

[29] KAD. "CXL Goes Mainstream: The Memory Fabric Era in 2026." 2026. https://www.kad8.com/hardware/cxl-opens-a-new-era-of-memory-expansion/

[30] GIGABYTE. "Revolutionizing the AI Factory: The Rise of CXL Memory Pooling." 2025. https://www.gigabyte.com/Article/revolutionizing-the-ai-factory-the-rise-of-cxl-memory-pooling

[31] Network World. "UALink releases inaugural GPU interconnect specification." April 2025. https://www.networkworld.com/article/3957541/ualink-releases-inaugural-gpu-interconnect-specification.html

[32] Blocks and Files. "The Ultra Accelerator Link Consortium has released its first spec." April 9, 2025. https://blocksandfiles.com/2025/04/09/the-ultra-accelerator-link-consortium-has-released-its-first-spec/

[33] The Next Platform. "Key Hyperscalers And Chip Makers Gang Up On Nvidia's NVSwitch Interconnect." May 30, 2024. https://www.nextplatform.com/2024/05/30/key-hyperscalers-and-chip-makers-gang-up-on-nvidias-nvswitch-interconnect/

[34] LoveChip. "UALink vs NVLink: What Is the Difference?" 2025. https://www.lovechip.com/blog/ualink-vs-nvlink-what-is-the-difference-

[35] The Next Platform. "UALink Fires First GPU Interconnect Salvo At Nvidia NVSwitch." April 8, 2025. https://www.nextplatform.com/2025/04/08/ualink-fires-first-gpu-interconnect-salvo-at-nvidia-nvswitch/

[36] Converge Digest. "UALink 1.0 Released for Low-Latency Scale-Up AI Accelerators." 2025. https://convergedigest.com/ualink-1-0-released-for-low-latency-scale-up-ai-accelerators/

[37] NAND Research. "Research Note: UALink Consortium Releases UALink 1.0." 2025. https://nand-research.com/research-note-ualink-consortium-releases-ualink-1-0/

[38] Astera Labs. "Building the Case for UALink: A Dedicated Scale-Up Memory Semantic Fabric." 2025. https://www.asteralabs.com/building-the-case-for-ualink-a-dedicated-scale-up-memory-semantic-fabric/

[39] UALink Consortium. "UALink 1.0 Specification." April 2025. Via Data Center Dynamics. https://www.datacenterdynamics.com/en/news/ualink-consortium-releases-200g-10-specification-for-ai-accelerator-interconnects/

[40] Futuriom. "UALink Offers Fresh Options for AI Networking." April 2025. https://www.futuriom.com/articles/news/ualink-spec-offers-fresh-scale-up-options/2025/04

[41] HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." December 2, 2025. https://www.hpcwire.com/2025/12/02/upscale-ai-eyes-late-2026-for-scale-up-ualink-switch/

[42] Blocks and Files. "Panmnesia pushes unified memory and interconnect design for AI superclusters." July 18, 2025. https://blocksandfiles.com/2025/07/18/panmnesia-cxl-over-xlink-ai-supercluster-architecture/

[43] Clussys. "Towards Tomorrow's AI Networking: RDMA and IP over CXL Fabric and More." June 18, 2024. https://clussys.github.io/blogs/2024-06-18-ai-networking

[44] Semi Engineering. "CXL Thriving As Memory Link." 2025. https://semiengineering.com/cxl-thriving-as-memory-link/

[45] ServeTheHome. "UALink will be the NVLink Standard Backed by AMD Intel Broadcom Cisco and More." 2024. https://www.servethehome.com/ualink-will-be-the-nvlink-standard-backed-by-amd-intel-broadcom-cisco-and-more/

[46] SlideShare. "Memory over Fabrics: An Open Journey from CXL to UALink in AI Infrastructure." 2025. https://www.slideshare.net/slideshow/memory-over-fabrics-an-open-journey-from-cxl-to-ualink-in-ai-infrastructure/276631394

[47] Wikipedia. "Compute Express Link." https://en.wikipedia.org/wiki/Compute_Express_Link

[48] Introl. "Company Overview." https://introl.com/coverage-area

[49] Rivosinc. "Ultra Ethernet Specification 1.0 – A Game Changer for AI Networking." 2025. https://www.rivosinc.com/resources/blog/ultra-ethernet-specification-1-0-a-game-changer-for-ai-networking

[50] SemiAnalysis. "The New AI Networks | Ultra Ethernet UEC | UALink vs Broadcom Scale Up Ethernet SUE." June 11, 2025. https://semianalysis.com/2025/06/11/the-new-ai-networks-ultra-ethernet-uec-ualink-vs-broadcom-scale-up-ethernet-sue/

[51] APNIC Blog. "Scale-up fabrics." June 3, 2025. https://blog.apnic.net/2025/06/03/scale-up-fabrics/

[52] EE Times. "DRAM Cannot Keep Up With AI Demand." 2025. https://www.eetimes.com/dram-cannot-keep-up-with-ai-demand/

[53] EE Times Asia. "Memory Becoming Chip Industry's Next Bottleneck Amid Strong AI Demand." 2025. https://www.eetasia.com/memory-becoming-chip-industrys-next-bottleneck-amid-strong-ai-demand/

[54] IAEME. "The Evolution of PCI Express: From Gen1 to Gen6 and Beyond." International Journal of Computer Engineering and Technology. 2025. https://iaeme.com/Home/article_id/IJCET_16_01_153

[55] ExoSwan. "Top AI Infrastructure Stocks 2026: Data Center Picks & Shovels." 2026. https://exoswan.com/ai-infrastructure-stocks