Marvells 540-Millionen-Dollar-Übernahme von XConn signalisiert die nächste Phase der KI-Infrastruktur

Marvell Technology verpflichtete sich am 6. Januar 2026 zu 540 Millionen Dollar für die Übernahme von XConn Technologies – die bisher größte Akquisition im CXL-Switching-Silizium-Markt [1]. Die Transaktion erfolgt zu einem Zeitpunkt, an dem KI-Rechenzentren vor einer strukturellen Krise stehen: Die Speicherbandbreite ist zum primären Engpass geworden, der die Leistung von GPU-Clustern begrenzt, und traditionelle Interconnects können mit den Anforderungen von Modellen mit über 100 Milliarden Parametern nicht Schritt halten [2]. Mit CXL 4.0, das Speicherpools von über 100 Terabyte ermöglicht, und UALink 1.0, das eine offene Alternative zu NVIDIAs proprietärem NVLink verspricht, hat sich die Interconnect-Schicht zum kritischen Infrastruktur-Schlachtfeld für 2026 und darüber hinaus entwickelt [3][4].

TL;DR

• Marvell übernimmt XConn für 540 Millionen Dollar (60% Bargeld, 40% Aktien) und gewinnt damit die Führungsposition im hybriden PCIe/CXL-Switching-Silizium [1][5].
• CXL 4.0 ermöglicht Speicherpools von über 100 TB mit 1,5 TB/s Bandbreite über mehrere Racks hinweg und adressiert die Speicherwand der KI [6][7].
• UALink 1.0 liefert 200 Gb/s pro Lane für bis zu 1.024 Beschleuniger und fordert NVIDIAs NVLink-Dominanz heraus [8][9].
• Der Markt für Hybrid-Switches wird bis 2026 2,2 Milliarden Dollar erreichen mit einem CAGR von 12,3% [10].
• PCIe Gen6- und CXL 3.1-Produkte beginnen Mitte 2026 mit der Auslieferung und erzwingen Infrastruktur-Upgrades in allen KI-Deployments [11][12].

Die Speicherwand-Krise als Treiber für Interconnect-Investitionen

Die KI-Infrastruktur ist an eine strukturelle Wand gestoßen. Speicherbandbreite, Packaging-Interconnects und Wärmemanagement schränken die Leistung jetzt stärker ein als die rohe GPU-Rechenleistung [13]. Der CFO von SK Hynix bestätigte, dass das Unternehmen "bereits unser gesamtes HBM-Angebot für 2026 verkauft hat", während Micron berichtet, dass die Kapazität für Hochbandbreitenspeicher bis zum Kalenderjahr 2026 vollständig ausgebucht ist [14][15].

Die Zahlen zeichnen ein deutliches Bild des Engpasses:

Einschränkung	Status	Auswirkung
HBM-Versorgung	Bis 2026 ausverkauft	TAM von 100 Mrd. $ bis 2028 prognostiziert [16]
CoWoS-Packaging	"Sehr angespannt" laut TSMC-CEO	Begrenzt GPU-Produktion [17]
Speicherpreise	50% Anstieg bis Q2 2026 prognostiziert	Eskalation der Infrastrukturkosten [18]
DDR5-Serverspeicher	30-40% Preisanstieg Q4 2025	Verdopplung bis 2026 möglich [19]

Traditionelle Interconnects verschärfen das Problem. Ein 70B-Parameter-Modell mit 128K-Kontext und Batch-Größe 32 kann allein für den KV-Cache über 150 GB benötigen [20]. Das Verschieben von Daten zwischen Beschleunigern mit ausreichender Geschwindigkeit erfordert Interconnects, die mit Terabytes pro Sekunde arbeiten.

"Die wahren Engpässe sind nicht mehr die GPUs selbst, sondern Speicherbandbreite, Packaging-Interconnects, Wärmemanagement und Stromversorgung", stellt die Analyse von Fusion Worldwide fest [17].

CXL-Speicherpooling bietet eine Lösung: Speicherung des KV-Cache in gepooltem CXL-Speicher, während heiße Schichten im GPU-VRAM verbleiben [20]. Mit einer 3,8-fachen Beschleunigung im Vergleich zu 200G RDMA und 6,5-facher Beschleunigung gegenüber 100G RDMA reduziert CXL die Time-to-First-Token (TTFT) für Inferenz-Workloads dramatisch [21].

Warum Marvell 540 Millionen Dollar für XConn bezahlte

XConn Technologies nimmt eine einzigartige Position im Interconnect-Markt ein: Das Unternehmen entwickelte den ersten Hybrid-Switch der Branche, der sowohl CXL als auch PCIe auf einem einzigen Chip unterstützt [1][22]. Marvells Übernahme zielt auf drei strategische Fähigkeiten ab:

Produktionsreifer Technologie-Stack

XConn liefert Produkte über mehrere Generationen hinweg:

Produkt	Standard	Status
Aktuelle Switches	PCIe 5.0 / CXL 2.0	Produktionsauslieferung [22]
Apollo 2	PCIe 6.2 / CXL 3.1	Sampling (März 2025 eingeführt) [23]
Nächste Generation	PCIe 7.0 / CXL 4.0	Entwicklung [24]

Der Apollo 2 Hybrid-Switch integriert CXL 3.1 und PCIe Gen 6.2 auf einem einzigen Chip und bietet Unterstützung für die neuesten Standards, sobald sie in Produktion gehen [23].

Timing-Vorteile

Die Übernahme wird Anfang 2026 abgeschlossen und positioniert Marvell, um den PCIe-Gen6-Übergangszyklus zu erfassen [5]. PCIe Gen6 verdoppelt die Bandbreite auf 64 Gbps pro Lane, halbiert aber die Signalintegritätsdistanz und zwingt Serverdesigner dazu, Retimer auf fast jeder Lane einzusetzen [25]. Jeder Server, der mit Beschleunigern der nächsten Generation ausgeliefert wird, benötigt dieses Silizium.

2026 markiert auch die frühe Einführung von CXL-Speicherpooling-Architekturen, die Konnektivitätsmodule erfordern, die es Prozessoren ermöglichen, Speicher von benachbarten Geräten zu "borgen" [25]. XConns hybrider Ansatz adressiert beide Anforderungen gleichzeitig.

Deal-Struktur

Marvell strukturiert die Transaktion als etwa 60% Bargeld und 40% Aktien mit einem Gesamtwert von 540 Millionen Dollar [1][5]. Die gemischte Gegenleistung signalisiert Vertrauen in die langfristige Integration bei gleichzeitiger Steuerung des Cash-Abflusses.

Matt Murphy, CEO von Marvell, charakterisierte die strategische Begründung: "XConn ist der Innovationsführer bei Interconnect-Technologie der nächsten Generation für Hochleistungsrechner- und KI-Anwendungen" [1].

CXL 4.0: Speicherpooling in beispiellosem Umfang

Das CXL-Konsortium veröffentlichte CXL 4.0 am 18. November 2025 und verdoppelte die Bandbreite auf 128 GT/s mit PCIe 7.0-Integration [6][26]. Die Spezifikation führt Fähigkeiten ein, die grundlegend verändern, wie KI-Infrastrukturarchitekten Speichersysteme konzipieren.

Wesentliche technische Fortschritte

Merkmal	CXL 3.x	CXL 4.0
Bandbreite	64 GT/s	128 GT/s [6]
PCIe-Basis	PCIe 6.0	PCIe 7.0 [26]
Gebündelte Port-Bandbreite	N/A	1,5 TB/s [7]
Speicherpool-Skalierung	Einzelnes Rack	Multi-Rack (100+ TB) [27]

CXL 4.0 führt gebündelte Ports ein, die es Hosts und Geräten ermöglichen, mehrere physische Ports zu einzelnen logischen Verbindungen zu aggregieren [26]. Eine einzelne gebündelte Verbindung kann 1,5 TB/s Bandbreite liefern und dabei ein vereinfachtes Softwaremodell beibehalten [7].

Latenzcharakteristiken

CXL bietet speichersemantischen Zugriff mit Latenz im Bereich von 200-500 Nanosekunden [28]. Zum Vergleich:

Technologie	Typische Latenz
Lokaler DRAM	~100 ns
CXL-Speicher	200-500 ns [28]
NVMe-Speicher	~100 Mikrosekunden [28]
Speicherbasiertes Sharing	>10 Millisekunden [28]

Die Latenz von 200-500 ns ermöglicht dynamisches, feingranulares Speichersharing über Compute-Knoten hinweg, das speicherbasierte Ansätze nicht erreichen können [28].

Infrastrukturauswirkungen

CXL-Speicherpooling hat die Gesamtbetriebskosten von Hyperscalern für speicherintensive Workloads schätzungsweise um 15-20% gesenkt [29]. Die Technologie adressiert Speicherverschwendung, indem ungenutzte Kapazität auf einem Server Workloads auf einem anderen bedienen kann.

KI-Inferenz-Workloads, die Hunderte von Terabytes benötigen, können jetzt mit Cache-Kohärenz auf gemeinsame Speicherpools über Racks hinweg zugreifen [27]. Die Multi-Rack-Fähigkeit stellt einen fundamentalen Wandel von der Einzelserver-Speicherarchitektur dar, die das Rechenzentrums-Design seit Jahrzehnten dominiert hat.

Deployment-Timeline

Phase	Zeitrahmen	Fähigkeit
CXL 3.1 Silizium-Sampling	H1 2026 [12]	PCIe 6.0-Geschwindigkeiten, Per-Rack-Pooling
CXL 4.0 Produkt-Sampling	Ende 2026 [7]	128 GT/s, Multi-Rack
Multi-Rack-Produktion	2026-2027 [30]	100+ TB Pools, vollständige Disaggregation

AMD kündigte die Versal Premium Series Gen 2 als erste FPGA-Plattform mit Unterstützung für CXL 3.1 und PCIe Gen6 an, mit Silizium-Samples voraussichtlich Anfang 2026 und Produktionseinheiten Mitte 2026 [12].

UALink 1.0: Die offene Alternative zu NVLink

Das Ultra Accelerator Link Consortium veröffentlichte UALink 1.0 am 8. April 2025 und etablierte einen offenen Standard für GPU/Beschleuniger-Interconnects, der NVIDIAs proprietäres NVLink herausfordert [8][31]. Das Konsortium umfasst AMD, Intel, Google, Microsoft, Meta, Broadcom, Cisco, HPE und AWS, wobei Apple und Alibaba Cloud im Januar 2025 auf Vorstandsebene beitraten [32][33].

Technische Spezifikationen

UALink 1.0 liefert Spezifikationen, die mit NVIDIAs aktuellen NVLink-Angeboten konkurrenzfähig sind:

Spezifikation	UALink 1.0	NVLink 4.0	NVLink 5.0
Pro-Lane-Bandbreite	200 Gb/s [8]	900 GB/s aggregiert [34]	2.538 GB/s [34]
Max. Beschleuniger im Pod	1.024 [9]	256 theoretisch, 8 kommerziell [35]	576 theoretisch, 72 kommerziell [35]
Konsortium	Offener Standard [31]	NVIDIA proprietär	NVIDIA proprietär

Eine Gruppe von vier Lanes bildet eine "Station" mit einer maximalen Bandbreite von 800 Gbps bidirektional [36]. Systemdesigner können die Anzahl der Beschleuniger und die jedem Beschleuniger zugewiesene Bandbreite unabhängig skalieren [36].

Wettbewerbspositionierung

UALink kombiniert Elemente von PCI-Express, AMDs Infinity Fabric und modifiziertem Ethernet SerDes, um einen speziell für Beschleuniger-Speicherfabrics entwickelten Interconnect zu schaffen [37]. Die Spezifikation erreicht laut Konsortiumsmaterialien "die gleiche Rohgeschwindigkeit wie Ethernet mit der Latenz von PCIe-Switches" [38].

Die Sicherheitsfunktion UALinkSec bietet Datenvertraulichkeit und optionale Datenintegrität einschließlich Replay-Schutz und unterstützt Verschlüsselung und Authentifizierung über alle Protokollkanäle [39].

Hardware-Timeline

UALink 1.0-Hardware geht im Zeitraum 2026-2027 in Produktion [40]. AMD und Intel werden Beschleuniger liefern, die den Standard unterstützen, wobei Astera Labs und Broadcom kompatible Switches bereitstellen [40].

Upscale AI zielt auf Q4 2026 für Scale-up-UALink-Switches [41]. Das koreanische Startup Panmnesia kündigte die Sample-Verfügbarkeit seines PCIe 6.0/CXL 3.2 Fabric Switch an, der portbasiertes Routing für CXL-Fabrics implementiert [42].

Die Drei-Fabric-Architektur: Wie NVLink, CXL und UALink koexistieren

Moderne KI-Infrastruktur erfordert zunehmend den gleichzeitigen Betrieb aller drei Interconnect-Fabrics, wobei jeder unterschiedliche Funktionen innerhalb des Clusters erfüllt [43][44].

Fabric-Rollen

Fabric	Primäre Funktion	Latenzprofil	Multi-Vendor
NVLink	GPU-zu-GPU (nur NVIDIA)	Höher, bandbreitenoptimiert	Nein [45]
UALink	Beschleuniger-zu-Beschleuniger	Höher, bandbreitenoptimiert	Ja [37]
CXL	CPU-Speicher-Kohärenz, Pooling	Niedriger (200-500 ns)	Ja [28]

CXL verwendet PCIe SerDes, was zu niedrigeren Fehlerraten und niedrigerer Latenz bei entsprechend niedrigerer Bandbreite führt [44]. NVLink und UALink nutzen Ethernet-Stil SerDes und tauschen höhere Fehlerraten und Latenz gegen deutlich höhere Bandbreite [44].

Konvergenzpfad

CXL adressiert Speicherkapazitätserweiterung und kohärente Datenfreigabe zwischen Hosts und Beschleunigern [46]. UALink und NVLink (in Branchendiskussionen kollektiv als "XLink" bezeichnet) bieten direkte Punkt-zu-Punkt-Verbindungen, die für den Datenaustausch zwischen Beschleunigern optimiert sind [46].

Zukünftige Architekturen werden wahrscheinlich CXL für Speicherpooling und -freigabe zwischen Hosts einsetzen, mit Remote-Scale-out über UALink- und UltraEthernet-Fabrics [44]. Switches, die sowohl CXL als auch UALink unterstützen, stellen den wahrscheinlichen Konsolidierungspunkt dar [44].

Marvells Übernahme von XConn zielt direkt auf den Bau von Silizium für diese konvergierten Switch-Architekturen ab.

Infrastrukturimplikationen für 2026-Deployments

Organisationen, die KI-Infrastruktur-Deployments planen, stehen vor kritischen Entscheidungen, während Interconnect-Technologien reifen. Der Übergang erfordert die gleichzeitige Koordination mehrerer Upgrade-Zyklen.

Strom- und Kühlungsüberlegungen

Interconnects der nächsten Generation verbrauchen erhebliche Leistung auf Switch- und Retimer-Ebene. Die reduzierte Signaldistanz von PCIe Gen6 erzwingt zusätzliche aktive Komponenten in jedem Serverdesign [25].

Komponente	Energieauswirkung
PCIe Gen6 Retimer	Auf den meisten Lanes erforderlich [25]
CXL-Switches	Neue Energiebudget-Kategorie
Gebündelte Port-Aggregation	Multiplizierte Port-Leistung

Planungshorizont

Infrastrukturteams müssen mehrere Technologieübergänge abstimmen:

Technologie	Produktionsverfügbarkeit	Planungsimplikation
PCIe 6.0	Mitte 2026 [12]	Server-Refresh erforderlich
CXL 3.1	Mitte 2026 [12]	Switch-Infrastruktur-Upgrade
UALink 1.0	Ende 2026-2027 [40]	Beschleuniger-Plattform-Entscheidung
CXL 4.0	Ende 2026-2027 [7]	Multi-Rack-Architektur-Option

Vendor-Lock-in-Überlegungen

NVIDIAs NVLink bleibt proprietär und eng an NVIDIA-Hardware gekoppelt [45]. Organisationen, die Nicht-NVIDIA-Beschleuniger einsetzen oder Multi-Vendor-Flexibilität suchen, sollten UALink-kompatible Hardware evaluieren, die 2026-2027 in Produktion geht [40].

CXL bietet das breiteste Anbieter-Ökosystem, wobei AMD, Intel, Samsung, SK Hynix, Micron und Dutzende kleinerer Anbieter kompatible Produkte liefern [47].

Der Introl-Vorteil: Komplexe Interconnect-Infrastruktur deployen

Die Bereitstellung dieser Interconnect-Technologien erfordert spezialisiertes Fachwissen, das über die traditionelle Serverinstallation hinausgeht. Die Verkabelung, Switch-Konfiguration und Topologie-Design für CXL-Speicherpools und UALink-Fabrics erfordern präzise Ausführung im großen Maßstab.

Introl beschäftigt 550 Feldingenieure, die auf Hochleistungsrechner-Deployments an 257 globalen Standorten spezialisiert sind [48]. GPU-Cluster-Installationen erfordern zunehmend die Integration von CXL-Switches, das Management der Retimer-Platzierung und die Validierung der End-to-End-Fabric-Leistung vor der Produktionsübergabe.

Für Organisationen, die von Dutzenden auf Tausende von Beschleunigern skalieren, verstehen professionelle Deployment-Teams die Nuancen von Interconnects der nächsten Generation. Glasfaserverbindungen, die über 40.000 Meilen reichen, erfordern sorgfältige Beachtung der Signalintegritätsanforderungen, die PCIe Gen6 und CXL 3.1 verlangen [48][49].

Wichtigste Erkenntnisse nach Rolle

Infrastrukturplaner

• Budget für PCIe Gen6 Server-Refresh in 2026 einplanen; Retimer erhöhen Komponentenkosten und Stromverbrauch
• CXL-Switch-Anbieter jetzt evaluieren; Lieferzeiten werden sich mit steigender Nachfrage verlängern
• Rack-Layouts für Multi-Rack-CXL-Pooling planen, wenn speicherintensive KI-Inferenz-Workloads dominieren

Operations-Teams

• CXL-Fabric-Monitoring-Fähigkeiten vor dem Deployment entwickeln
• Personal in UALink-Topologie-Konfiguration für Nicht-NVIDIA-Beschleuniger-Umgebungen schulen
• Signalintegritäts-Testverfahren für PCIe Gen6-Distanzen etablieren

Strategische Entscheidungsträger

• Die Marvell-XConn-Übernahme signalisiert Konsolidierung; erwarten Sie weniger, aber größere Interconnect-Anbieter
• UALink bietet Optionalität gegen NVIDIA-Lock-in bei Beschleuniger-Käufen
• CXL-Speicherpooling kann TCO um 15-20% für geeignete Workloads reduzieren; gegen Ihre spezifischen Anwendungen validieren

Ausblick: Das Interconnect-Imperativ

Die Interconnect-Schicht hat sich von passiver Infrastruktur zum aktiven Differenzierungsmerkmal für KI-Deployments gewandelt. Marvells 540-Millionen-Dollar-Wette auf XConn spiegelt die strategische Bedeutung der Kontrolle über Switching-Silizium wider, während Speicher- und Beschleuniger-Fabrics konvergieren.

Organisationen, die 2026 und darüber hinaus KI-Infrastruktur deployen, müssen die Interconnect-Auswahl als architektonische Entscheidung erster Ordnung behandeln. Die Wahl zwischen proprietärem NVLink, offenem UALink und speicherorientiertem CXL wird Flexibilität, Kostenstruktur und Leistung für Jahre nach der Installation prägen.

Die Gewinner in der nächsten Phase des KI-Infrastrukturaufbaus werden alle drei Fabrics gleichzeitig beherrschen. Diejenigen, die Interconnects als commoditisierte Komponenten behandeln, werden feststellen, dass ihre GPU-Investitionen unterperformen, da Speicherwände und Bandbreitenbeschränkungen begrenzen, was ihre Beschleuniger erreichen können.

---

Referenzen

[1] Marvell Technology. "Marvell to Acquire XConn Technologies, Expanding Leadership in AI Data Center Connectivity." Marvell Investor Relations. January 6, 2026. https://investor.marvell.com/news-events/press-releases/detail/1004/marvell-to-acquire-xconn-technologies-expanding-leadership-in-ai-data-center-connectivity

[2] Keysight. "Key Challenges in Scaling AI Data Center Clusters." Keysight Blogs. February 11, 2025. https://www.keysight.com/blogs/en/inds/2025/2/11/key-challenges-in-scaling-ai-data-center-clusters

[3] CXL Consortium. "CXL 4.0 Specification Release." November 18, 2025. https://computeexpresslink.org/

[4] UALink Consortium. "UALink 200G 1.0 Specification Release." April 8, 2025. https://ualinkconsortium.org/

[5] Yahoo Finance. "Marvell to Acquire XConn Technologies, Expanding Leadership in AI Data Center Connectivity." January 6, 2026. https://finance.yahoo.com/news/marvell-acquire-xconn-technologies-expanding-140000224.html

[6] Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." November 24, 2025. https://blocksandfiles.com/2025/11/24/cxl-4/

[7] Introl. "CXL 4.0 and the Interconnect Wars: How AI Memory Is Reshaping Data Center Architecture." December 2025. https://introl.com/blog/cxl-4-0-specification-interconnect-wars-december-2025

[8] The Register. "UALink debuts its first AI interconnect spec." April 8, 2025. https://www.theregister.com/2025/04/08/ualink_200g_version_1/

[9] Data Center Dynamics. "UALink Consortium releases 200G 1.0 specification for AI accelerator interconnects." April 2025. https://www.datacenterdynamics.com/en/news/ualink-consortium-releases-200g-10-specification-for-ai-accelerator-interconnects/

[10] Grand View Research. "Hybrid Switch Market Report." 2025. Via StockTitan analysis. https://www.stocktitan.net/news/MRVL/marvell-to-acquire-x-conn-technologies-expanding-leadership-in-ai-72p1mhcm3x06.html

[11] Network Computing. "Choosing the Right Interconnect for Tomorrow's AI Applications." 2025. https://www.networkcomputing.com/data-center-networking/choosing-the-right-interconnect-for-tomorrow-s-ai-applications

[12] All About Circuits. "AMD First to Release FPGA Devices With CXL 3.1 and PCIe Gen6." 2025. https://www.allaboutcircuits.com/news/amd-first-release-fpga-devices-with-cxl-3.1-pcie-gen6/

[13] AInvest. "The Critical AI Memory Infrastructure Bottleneck and Its Investment Implications." December 2025. https://www.ainvest.com/news/critical-ai-memory-infrastructure-bottleneck-investment-implications-2512/

[14] Medium. "Memory Supercycle: How AI's HBM Hunger Is Squeezing DRAM." December 2025. https://medium.com/@Elongated_musk/memory-supercycle-how-ais-hbm-hunger-is-squeezing-dram-and-what-to-own-79c316f89586

[15] Introl. "The AI Memory Supercycle: How HBM Became AI's Most Critical Bottleneck." 2026. https://introl.com/blog/ai-memory-supercycle-hbm-2026

[16] Medium. "The Next Five Years of Memory, And Why It Will Decide AI's Pace." 2025. https://medium.com/@Elongated_musk/the-next-five-years-of-memory-and-why-it-will-decide-ais-pace-27c4318fe963

[17] Fusion Worldwide. "Inside the AI Bottleneck: CoWoS, HBM, and 2-3nm Capacity Constraints Through 2027." 2025. https://www.fusionww.com/insights/blog/inside-the-ai-bottleneck-cowos-hbm-and-2-3nm-capacity-constraints-through-2027

[18] Counterpoint Research. Via Catalyst Data Solutions. "Memory Shortage in 2026: How AI Demand Is Reshaping Supply?" https://www.catalystdatasolutionsinc.com/the-lab/ddr5-memory-shortage-2026/

[19] Catalyst Data Solutions. "Memory Shortage in 2026: How AI Demand Is Reshaping Supply?" 2026. https://www.catalystdatasolutionsinc.com/the-lab/ddr5-memory-shortage-2026/

[20] Medium. "CXL: The Secret Weapon to Solving the AI Memory Wall." January 2026. https://medium.com/@tanmaysorte25/cxl-the-secret-weapon-to-solving-the-ai-memory-wall-c22f93e8547d

[21] CXL Consortium. "Overcoming the AI Memory Wall: How CXL Memory Pooling Powers the Next Leap in Scalable AI Computing." 2025. https://computeexpresslink.org/blog/overcoming-the-ai-memory-wall-how-cxl-memory-pooling-powers-the-next-leap-in-scalable-ai-computing-4267/

[22] Data Center Dynamics. "Marvell acquires PCIe and CXL switch provider XConn Technologies for $540m." January 2026. https://www.datacenterdynamics.com/en/news/marvell-acquires-pcie-and-cxl-switch-provider-xconn-technologies-for-540m/

[23] XConn Technologies. "Apollo 2 Hybrid Switch Launch." March 2025. Via Marvell acquisition materials.

[24] CXL Consortium. "CXL Roadmap." 2025. Via VideoCardz. https://videocardz.com/newz/cxl-4-0-spec-moves-to-pcie-7-0-doubles-bandwidth-over-cxl-3-0

[25] Network Computing. "The transition to PCIe Gen 6 is the critical driver for 2026." 2025. https://www.networkcomputing.com/data-center-networking/choosing-the-right-interconnect-for-tomorrow-s-ai-applications

[26] VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." November 2025. https://videocardz.com/newz/cxl-4-0-spec-moves-to-pcie-7-0-doubles-bandwidth-over-cxl-3-0

[27] Introl. "CXL 4.0 Infrastructure Planning Guide: Memory Pooling for AI at Scale." 2025. https://introl.com/blog/cxl-4-0-infrastructure-planning-guide-memory-pooling-2025

[28] CXL Consortium. "How CXL Transforms Server Memory Infrastructure." October 2025. https://computeexpresslink.org/wp-content/uploads/2025/10/CXL_Q3-2025-Webinar_FINAL.pdf

[29] KAD. "CXL Goes Mainstream: The Memory Fabric Era in 2026." 2026. https://www.kad8.com/hardware/cxl-opens-a-new-era-of-memory-expansion/

[30] GIGABYTE. "Revolutionizing the AI Factory: The Rise of CXL Memory Pooling." 2025. https://www.gigabyte.com/Article/revolutionizing-the-ai-factory-the-rise-of-cxl-memory-pooling

[31] Network World. "UALink releases inaugural GPU interconnect specification." April 2025. https://www.networkworld.com/article/3957541/ualink-releases-inaugural-gpu-interconnect-specification.html

[32] Blocks and Files. "The Ultra Accelerator Link Consortium has released its first spec." April 9, 2025. https://blocksandfiles.com/2025/04/09/the-ultra-accelerator-link-consortium-has-released-its-first-spec/

[33] The Next Platform. "Key Hyperscalers And Chip Makers Gang Up On Nvidia's NVSwitch Interconnect." May 30, 2024. https://www.nextplatform.com/2024/05/30/key-hyperscalers-and-chip-makers-gang-up-on-nvidias-nvswitch-interconnect/

[34] LoveChip. "UALink vs NVLink: What Is the Difference?" 2025. https://www.lovechip.com/blog/ualink-vs-nvlink-what-is-the-difference-

[35] The Next Platform. "UALink Fires First GPU Interconnect Salvo At Nvidia NVSwitch." April 8, 2025. https://www.nextplatform.com/2025/04/08/ualink-fires-first-gpu-interconnect-salvo-at-nvidia-nvswitch/

[36] Converge Digest. "UALink 1.0 Released for Low-Latency Scale-Up AI Accelerators." 2025. https://convergedigest.com/ualink-1-0-released-for-low-latency-scale-up-ai-accelerators/

[37] NAND Research. "Research Note: UALink Consortium Releases UALink 1.0." 2025. https://nand-research.com/research-note-ualink-consortium-releases-ualink-1-0/

[38] Astera Labs. "Building the Case for UALink: A Dedicated Scale-Up Memory Semantic Fabric." 2025. https://www.asteralabs.com/building-the-case-for-ualink-a-dedicated-scale-up-memory-semantic-fabric/

[39] UALink Consortium. "UALink 1.0 Specification." April 2025. Via Data Center Dynamics. https://www.datacenterdynamics.com/en/news/ualink-consortium-releases-200g-10-specification-for-ai-accelerator-interconnects/

[40] Futuriom. "UALink Offers Fresh Options for AI Networking." April 2025. https://www.futuriom.com/articles/news/ualink-spec-offers-fresh-scale-up-options/2025/04

[41] HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." December 2, 2025. https://www.hpcwire.com/2025/12/02/upscale-ai-eyes-late-2026-for-scale-up-ualink-switch/

[42] Blocks and Files. "Panmnesia pushes unified memory and interconnect design for AI superclusters." July 18, 2025. https://blocksandfiles.com/2025/07/18/panmnesia-cxl-over-xlink-ai-supercluster-architecture/

[43] Clussys. "Towards Tomorrow's AI Networking: RDMA and IP over CXL Fabric and More." June 18, 2024. https://clussys.github.io/blogs/2024-06-18-ai-networking

[44] Semi Engineering. "CXL Thriving As Memory Link." 2025. https://semiengineering.com/cxl-thriving-as-memory-link/

[45] ServeTheHome. "UALink will be the NVLink Standard Backed by AMD Intel Broadcom Cisco and More." 2024. https://www.servethehome.com/ualink-will-be-the-nvlink-standard-backed-by-amd-intel-broadcom-cisco-and-more/

[46] SlideShare. "Memory over Fabrics: An Open Journey from CXL to UALink in AI Infrastructure." 2025. https://www.slideshare.net/slideshow/memory-over-fabrics-an-open-journey-from-cxl-to-ualink-in-ai-infrastructure/276631394

[47] Wikipedia. "Compute Express Link." https://en.wikipedia.org/wiki/Compute_Express_Link

[48] Introl. "Company Overview." https://introl.com/coverage-area

[49] Rivosinc. "Ultra Ethernet Specification 1.0 – A Game Changer for AI Networking." 2025. https://www.rivosinc.com/resources/blog/ultra-ethernet-specification-1-0-a-game-changer-for-ai-networking

[50] SemiAnalysis. "The New AI Networks | Ultra Ethernet UEC | UALink vs Broadcom Scale Up Ethernet SUE." June 11, 2025. https://semianalysis.com/2025/06/11/the-new-ai-networks-ultra-ethernet-uec-ualink-vs-broadcom-scale-up-ethernet-sue/

[51] APNIC Blog. "Scale-up fabrics." June 3, 2025. https://blog.apnic.net/2025/06/03/scale-up-fabrics/

[52] EE Times. "DRAM Cannot Keep Up With AI Demand." 2025. https://www.eetimes.com/dram-cannot-keep-up-with-ai-demand/

[53] EE Times Asia. "Memory Becoming Chip Industry's Next Bottleneck Amid Strong AI Demand." 2025. https://www.eetasia.com/memory-becoming-chip-industrys-next-bottleneck-amid-strong-ai-demand/

[54] IAEME. "The Evolution of PCI Express: From Gen1 to Gen6 and Beyond." International Journal of Computer Engineering and Technology. 2025. https://iaeme.com/Home/article_id/IJCET_16_01_153

[55] ExoSwan. "Top AI Infrastructure Stocks 2026: Data Center Picks & Shovels." 2026. https://exoswan.com/ai-infrastructure-stocks