Marvell의 5억 4천만 달러 XConn 인수, AI 인프라의 다음 단계를 알리다
Marvell Technology는 2026년 1월 6일 XConn Technologies를 5억 4천만 달러에 인수하기로 약속했으며, 이는 CXL 스위칭 실리콘 시장에서 역대 최대 규모의 인수입니다 [1]. 이 거래는 AI 데이터센터가 구조적 위기에 직면한 시점에 이루어졌습니다: 메모리 대역폭이 GPU 클러스터 성능을 제한하는 주요 병목 현상이 되었고, 기존 인터커넥트는 1,000억 매개변수를 초과하는 모델의 요구를 따라잡을 수 없습니다 [2]. CXL 4.0이 100테라바이트 이상의 메모리 풀을 가능하게 하고 UALink 1.0이 NVIDIA의 독점 NVLink에 대한 개방형 대안을 약속함에 따라, 인터커넥트 계층은 2026년 이후 중요한 인프라 전쟁터로 부상했습니다 [3][4].
핵심 요약
- Marvell이 XConn을 5억 4천만 달러에 인수 (60% 현금, 40% 주식), 하이브리드 PCIe/CXL 스위칭 실리콘 리더십 확보 [1][5].
- CXL 4.0은 100TB 이상의 메모리 풀 지원, 다중 랙에서 1.5 TB/s 대역폭으로 AI 메모리 장벽 해결 [6][7].
- UALink 1.0은 레인당 200 Gb/s 제공, 최대 1,024개 가속기 지원, NVIDIA NVLink 지배력에 도전 [8][9].
- 하이브리드 스위치 시장 2026년까지 22억 달러 도달, CAGR 12.3%로 성장 [10].
- PCIe Gen6 및 CXL 3.1 제품 2026년 중반 출하 시작, 모든 AI 배포에서 인프라 업그레이드 강제 [11][12].
인터커넥트 투자를 촉진하는 메모리 장벽 위기
AI 인프라가 구조적 장벽에 도달했습니다. 메모리 대역폭, 패키징 인터커넥트, 열 관리가 이제 GPU의 순수 연산 능력보다 성능을 더 많이 제약합니다 [13]. SK Hynix CFO는 회사가 "이미 2026년 전체 HBM 공급을 완판했다"고 확인했으며, Micron은 고대역폭 메모리 용량이 2026년 말까지 완전히 예약되었다고 보고합니다 [14][15].
숫자들이 병목 현상의 명확한 그림을 그립니다:
| 제약 | 상태 | 영향 |
|---|---|---|
| HBM 공급 | 2026년까지 완판 | 2028년까지 TAM $1,000억 예상 [16] |
| CoWoS 패키징 | TSMC CEO에 따르면 "매우 타이트" | GPU 생산 제한 [17] |
| 메모리 가격 | 2026년 2분기까지 50% 상승 예상 | 인프라 비용 상승 [18] |
| DDR5 서버 메모리 | 2025년 4분기 30-40% 가격 상승 | 2026년까지 두 배 가능 [19] |
기존 인터커넥트는 문제를 악화시킵니다. 128K 컨텍스트와 배치 크기 32의 700억 매개변수 모델은 KV 캐시만으로 150GB 이상이 필요할 수 있습니다 [20]. 가속기 간에 충분한 속도로 데이터를 이동하려면 초당 테라바이트로 작동하는 인터커넥트가 필요합니다.
"진정한 병목 현상은 더 이상 GPU 자체가 아니라 메모리 대역폭, 패키징 인터커넥트, 열 관리 및 전력 공급입니다"라고 Fusion Worldwide의 분석은 지적합니다 [17].
CXL 메모리 풀링은 해결책을 제공합니다: 핫 레이어를 GPU VRAM에 유지하면서 KV 캐시를 풀링된 CXL 메모리에 저장합니다 [20]. 200G RDMA 대비 3.8배, 100G RDMA 대비 6.5배의 속도 향상을 달성하여 CXL은 추론 워크로드의 첫 번째 토큰까지의 시간(TTFT)을 획기적으로 단축합니다 [21].
Marvell이 XConn에 5억 4천만 달러를 지불한 이유
XConn Technologies는 인터커넥트 시장에서 독특한 위치를 차지하고 있습니다: 이 회사는 단일 칩에서 CXL과 PCIe를 모두 지원하는 업계 최초의 하이브리드 스위치를 개발했습니다 [1][22]. Marvell의 인수는 세 가지 전략적 역량을 목표로 합니다:
생산 준비 완료 기술 스택
XConn은 여러 세대에 걸친 제품을 제공합니다:
| 제품 | 표준 | 상태 |
|---|---|---|
| 현재 스위치 | PCIe 5.0 / CXL 2.0 | 생산 출하 중 [22] |
| Apollo 2 | PCIe 6.2 / CXL 3.1 | 샘플링 중 (2025년 3월 출시) [23] |
| 차세대 | PCIe 7.0 / CXL 4.0 | 개발 중 [24] |
Apollo 2 하이브리드 스위치는 단일 칩에 CXL 3.1과 PCIe Gen 6.2를 통합하여 최신 표준이 생산에 들어갈 때 지원을 제공합니다 [23].
타이밍 이점
인수는 2026년 초에 완료되어 Marvell이 PCIe Gen6 전환 주기를 포착할 수 있는 위치에 있습니다 [5]. PCIe Gen6은 대역폭을 레인당 64Gbps로 두 배로 늘리지만 신호 무결성 거리를 절반으로 줄여 서버 설계자가 거의 모든 레인에 리타이머를 배치해야 합니다 [25]. 차세대 가속기가 탑재된 모든 서버에 이 실리콘이 필요합니다.
2026년은 또한 프로세서가 인접 장치에서 메모리를 "빌릴" 수 있게 하는 연결 모듈이 필요한 CXL 메모리 풀링 아키텍처의 초기 채택을 표시합니다 [25]. XConn의 하이브리드 접근 방식은 두 가지 요구 사항을 동시에 해결합니다.
거래 구조
Marvell은 거래를 약 60% 현금, 40% 주식으로 구성하여 총 5억 4천만 달러로 평가했습니다 [1][5]. 혼합 대가는 현금 유출을 관리하면서 장기적인 통합에 대한 자신감을 나타냅니다.
Marvell의 CEO Matt Murphy는 전략적 근거를 다음과 같이 설명했습니다: "XConn은 고성능 컴퓨팅 및 AI 애플리케이션을 위한 차세대 인터커넥트 기술의 혁신 리더입니다" [1].
CXL 4.0: 전례 없는 규모의 메모리 풀링
CXL 컨소시엄은 2025년 11월 18일 CXL 4.0을 출시하여 PCIe 7.0 통합으로 대역폭을 128 GT/s로 두 배로 늘렸습니다 [6][26]. 이 사양은 AI 인프라 아키텍트가 메모리 시스템을 설계하는 방식을 근본적으로 변경하는 기능을 도입합니다.
핵심 기술 발전
| 기능 | CXL 3.x | CXL 4.0 |
|---|---|---|
| 대역폭 | 64 GT/s | 128 GT/s [6] |
| PCIe 기반 | PCIe 6.0 | PCIe 7.0 [26] |
| 번들 포트 대역폭 | N/A | 1.5 TB/s [7] |
| 메모리 풀 규모 | 단일 랙 | 다중 랙 (100+ TB) [27] |
CXL 4.0은 번들 포트를 도입하여 호스트와 장치가 여러 물리적 포트를 단일 논리적 연결로 집계할 수 있게 합니다 [26]. 단일 번들 연결은 단순화된 소프트웨어 모델을 유지하면서 1.5 TB/s의 대역폭을 제공할 수 있습니다 [7].
지연 시간 특성
CXL은 200-500 나노초 범위의 지연 시간으로 메모리 의미론적 액세스를 제공합니다 [28]. 비교:
| 기술 | 일반적인 지연 시간 |
|---|---|
| 로컬 DRAM | ~100 ns |
| CXL 메모리 | 200-500 ns [28] |
| NVMe 스토리지 | ~100 마이크로초 [28] |
| 스토리지 기반 공유 | >10 밀리초 [28] |
200-500 ns 지연 시간은 스토리지 기반 접근 방식으로는 불가능한 컴퓨팅 노드 간의 동적이고 세분화된 메모리 공유를 가능하게 합니다 [28].
인프라 영향
CXL 메모리 풀링은 메모리 집약적 워크로드에 대해 하이퍼스케일러의 총 소유 비용을 약 15-20% 줄였습니다 [29]. 이 기술은 한 서버의 사용되지 않는 용량이 다른 서버의 워크로드를 처리할 수 있게 하여 메모리 낭비 문제를 해결합니다.
수백 테라바이트가 필요한 AI 추론 워크로드는 이제 캐시 일관성을 갖춘 랙 간 공유 메모리 풀에 액세스할 수 있습니다 [27]. 다중 랙 기능은 수십 년간 데이터센터 설계를 지배해 온 단일 서버 메모리 아키텍처로부터의 근본적인 전환을 나타냅니다.
배포 타임라인
| 단계 | 일정 | 기능 |
|---|---|---|
| CXL 3.1 실리콘 샘플링 | 2026년 상반기 [12] | PCIe 6.0 속도, 랙별 풀링 |
| CXL 4.0 제품 샘플링 | 2026년 후반 [7] | 128 GT/s, 다중 랙 |
| 다중 랙 생산 | 2026-2027 [30] | 100+ TB 풀, 완전한 분리 |
AMD는 Versal Premium Series Gen 2를 CXL 3.1 및 PCIe Gen6을 지원하는 최초의 FPGA 플랫폼으로 발표했으며, 실리콘 샘플은 2026년 초, 생산 유닛은 2026년 중반에 예상됩니다 [12].
UALink 1.0: NVLink에 대한 개방형 대안
Ultra Accelerator Link 컨소시엄은 2025년 4월 8일 UALink 1.0을 출시하여 NVIDIA의 독점 NVLink에 도전하는 GPU/가속기 인터커넥트의 개방형 표준을 확립했습니다 [8][31]. 컨소시엄에는 AMD, Intel, Google, Microsoft, Meta, Broadcom, Cisco, HPE, AWS가 포함되며, Apple과 Alibaba Cloud는 2025년 1월 이사회 수준에서 합류했습니다 [32][33].
기술 사양
UALink 1.0은 NVIDIA의 현재 NVLink 제품과 경쟁력 있는 사양을 제공합니다:
| 사양 | UALink 1.0 | NVLink 4.0 | NVLink 5.0 |
|---|---|---|---|
| 레인당 대역폭 | 200 Gb/s [8] | 집계 900 GB/s [34] | 2,538 GB/s [34] |
| Pod 내 최대 가속기 | 1,024 [9] | 이론상 256, 상용 8 [35] | 이론상 576, 상용 72 [35] |
| 컨소시엄 | 개방형 표준 [31] | NVIDIA 독점 | NVIDIA 독점 |
4개의 레인 그룹이 "스테이션"을 구성하여 최대 800Gbps 양방향 대역폭을 제공합니다 [36]. 시스템 설계자는 가속기 수와 각 가속기에 할당된 대역폭을 독립적으로 확장할 수 있습니다 [36].
경쟁적 포지셔닝
UALink는 PCI-Express, AMD의 Infinity Fabric, 수정된 Ethernet SerDes의 요소를 결합하여 가속기 메모리 패브릭을 위해 특별히 구축된 인터커넥트를 만듭니다 [37]. 컨소시엄 자료에 따르면 이 사양은 "PCIe 스위치의 지연 시간으로 Ethernet과 동일한 원시 속도"를 달성합니다 [38].
보안 기능 UALinkSec는 리플레이 보호를 포함한 데이터 기밀성과 선택적 데이터 무결성을 제공하며, 모든 프로토콜 채널에서 암호화 및 인증을 지원합니다 [39].
하드웨어 타임라인
UALink 1.0 하드웨어는 2026-2027년 기간에 생산에 들어갑니다 [40]. AMD와 Intel은 표준을 지원하는 가속기를 출하하고, Astera Labs와 Broadcom이 호환 스위치를 제공합니다 [40].
Upscale AI는 2026년 4분기에 스케일업 UALink 스위치를 목표로 합니다 [41]. 한국 스타트업 Panmnesia는 CXL 패브릭을 위한 포트 기반 라우팅을 구현하는 PCIe 6.0/CXL 3.2 패브릭 스위치의 샘플 가용성을 발표했습니다 [42].
세 가지 패브릭 아키텍처: NVLink, CXL, UALink의 공존
현대 AI 인프라는 클러스터 내에서 각각 다른 기능을 수행하는 세 가지 인터커넥트 패브릭 모두가 동시에 작동해야 합니다 [43][44].
패브릭 역할
| 패브릭 | 주요 기능 | 지연 시간 프로필 | 다중 벤더 |
|---|---|---|---|
| NVLink | GPU 간 (NVIDIA만) | 높음, 대역폭 최적화 | 아니오 [45] |
| UALink | 가속기 간 | 높음, 대역폭 최적화 | 예 [37] |
| CXL | CPU-메모리 일관성, 풀링 | 낮음 (200-500 ns) | 예 [28] |
CXL은 PCIe SerDes를 사용하여 낮은 오류율과 낮은 지연 시간을 제공하지만 대역폭은 그에 상응하여 낮습니다 [44]. NVLink와 UALink는 Ethernet 스타일 SerDes를 활용하여 높은 오류율과 지연 시간을 훨씬 높은 대역폭과 교환합니다 [44].
수렴 경로
CXL은 메모리 용량 확장과 호스트와 가속기 간의 일관된 데이터 공유를 다룹니다 [46]. UALink와 NVLink(업계 논의에서 총칭하여 "XLink"라고 함)는 가속기 간 데이터 교환에 최적화된 직접 지점 간 연결을 제공합니다 [46].
향후 아키텍처는 호스트 간 메모리 풀링 및 공유를 위해 CXL을 배포하고 UALink 및 UltraEthernet 패브릭을 통한 원격 스케일아웃을 수행할 가능성이 높습니다 [44]. CXL과 UALink를 모두 지원하는 스위치가 통합 지점이 될 것입니다 [44].
Marvell의 XConn 인수는 이러한 수렴된 스위치 아키텍처를 위한 실리콘 구축을 직접 목표로 합니다.
2026년 배포를 위한 인프라 영향
AI 인프라 배포를 계획하는 조직은 인터커넥트 기술이 성숙함에 따라 중요한 결정에 직면합니다. 전환에는 여러 업그레이드 주기를 동시에 조정해야 합니다.
전력 및 냉각 고려 사항
차세대 인터커넥트는 스위치 및 리타이머 수준에서 상당한 전력을 소비합니다. PCIe Gen6의 단축된 신호 거리로 인해 모든 서버 설계에 추가 능동 구성 요소가 필요합니다 [25].
| 구성 요소 | 전력 영향 |
|---|---|
| PCIe Gen6 리타이머 | 대부분의 레인에서 필요 [25] |
| CXL 스위치 | 새로운 전력 예산 범주 |
| 번들 포트 집계 | 포트 전력 배가 |
계획 수평선
인프라 팀은 여러 기술 전환을 조정해야 합니다:
| 기술 | 생산 가용성 | 계획 영향 |
|---|---|---|
| PCIe 6.0 | 2026년 중반 [12] | 서버 교체 필요 |
| CXL 3.1 | 2026년 중반 [12] | 스위치 인프라 업그레이드 |
| UALink 1.0 | 2026년 후반-2027년 [40] | 가속기 플랫폼 결정 |
| CXL 4.0 | 2026년 후반-2027년 [7] | 다중 랙 아키텍처 옵션 |
벤더 종속 고려 사항
NVIDIA의 NVLink는 독점적이며 NVIDIA 하드웨어와 긴밀하게 결합되어 있습니다 [45]. 비NVIDIA 가속기를 배포하거나 다중 벤더 유연성을 원하는 조직은 2026-2027년에 생산에 들어가는 UALink 호환 하드웨어를 평가해야 합니다 [40].
CXL은 가장 광범위한 벤더 생태계를 제공하며, AMD, Intel, Samsung, SK Hynix, Micron 및 수십 개의 소규모 벤더가 호환 제품을 출하하고 있습니다 [47].
Introl의 장점: 복잡한 인터커넥트 인프라 배포
이러한 인터커넥트 기술의 배포에는 전통적인 서버 설치를 넘어서는 전문 지식이 필요합니다. CXL 메모리 풀 및 UALink 패브릭의 케이블링, 스위치 구성 및 토폴로지 설계에는 대규모로 정밀한 실행이 필요합니다.
Introl은 전 세계 257개 지역에서 고성능 컴퓨팅 배포를 전문으로 하는 550명의 현장 엔지니어를 유지합니다 [48]. GPU 클러스터 설치에는 CXL 스위치 통합, 리타이머 배치 관리, 생산 인도 전 엔드투엔드 패브릭 성능 검증이 점점 더 필요합니다.
수십에서 수천 개의 가속기로 확장하는 조직의 경우 전문 배포 팀이 차세대 인터커넥트의 뉘앙스를 이해합니다. 40,000마일 이상에 걸친 광섬유 연결에는 PCIe Gen6 및 CXL 3.1이 요구하는 신호 무결성 요구 사항에 대한 세심한 주의가 필요합니다 [48][49].
역할별 핵심 요점
인프라 계획자
- 2026년 PCIe Gen6 서버 교체 예산 책정; 리타이머는 구성 요소 비용과 전력을 추가
- 지금 CXL 스위치 벤더 평가; 수요가 증가함에 따라 리드 타임이 늘어날 것
- 메모리 집약적 AI 추론 워크로드가 지배적인 경우 다중 랙 CXL 풀링을 위한 랙 레이아웃 계획
운영 팀
- 배포 전 CXL 패브릭 모니터링 기능 개발
- 비NVIDIA 가속기 환경을 위한 UALink 토폴로지 구성에 대해 직원 교육
- PCIe Gen6 거리에 대한 신호 무결성 테스트 절차 수립
전략적 의사 결정자
- Marvell-XConn 인수는 통합을 나타냄; 더 적지만 더 큰 인터커넥트 벤더 예상
- UALink는 가속기 구매에서 NVIDIA 종속에 대한 선택권 제공
- CXL 메모리 풀링은 적절한 워크로드에 대해 TCO를 15-20% 줄일 수 있음; 특정 애플리케이션에 대해 검증
전망: 인터커넥트의 필수성
인터커넥트 계층은 수동적 인프라에서 AI 배포의 적극적 차별화 요소로 변모했습니다. XConn에 대한 Marvell의 5억 4천만 달러 베팅은 메모리와 가속기 패브릭이 수렴함에 따라 스위칭 실리콘을 제어하는 것의 전략적 중요성을 반영합니다.
2026년 이후 AI 인프라를 배포하는 조직은 인터커넥트 선택을 1순위 아키텍처 결정으로 취급해야 합니다. 독점 NVLink, 개방형 UALink, 메모리 중심 CXL 간의 선택은 설치 후 수년간 유연성, 비용 구조 및 성능을 결정합니다.
AI 인프라 구축의 다음 단계에서 승자는 세 가지 패브릭 모두를 동시에 마스터할 것입니다. 인터커넥트를 상품화된 구성 요소로 취급하는 사람들은 메모리 장벽과 대역폭 제약이 가속기가 달성할 수 있는 것을 제한함에 따라 GPU 투자가 저조한 성과를 보이는 것을 발견하게 될 것입니다.
참고문헌
[1] Marvell Technology. "Marvell to Acquire XConn Technologies, Expanding Leadership in AI Data Center Connectivity." Marvell Investor Relations. January 6, 2026. https://investor.marvell.com/news-events/press-releases/detail/1004/marvell-to-acquire-xconn-technologies-expanding-leadership-in-ai-data-center-connectivity
[2] Keysight. "Key Challenges in Scaling AI Data Center Clusters." Keysight Blogs. February 11, 2025. https://www.keysight.com/blogs/en/inds/2025/2/11/key-challenges-in-scaling-ai-data-center-clusters
[3] CXL Consortium. "CXL 4.0 Specification Release." November 18, 2025. https://computeexpresslink.org/
[4] UALink Consortium. "UALink 200G 1.0 Specification Release." April 8, 2025. https://ualinkconsortium.org/
[5] Yahoo Finance. "Marvell to Acquire XConn Technologies, Expanding Leadership in AI Data Center Connectivity." January 6, 2026.
[6] Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." November 24, 2025.
[7] Introl. "CXL 4.0 and the Interconnect Wars: How AI Memory Is Reshaping Data Center Architecture." December 2025.
[8] The Register. "UALink debuts its first AI interconnect spec." April 8, 2025.
[9] Data Center Dynamics. "UALink Consortium releases 200G 1.0 specification for AI accelerator interconnects." April 2025.
[10] Grand View Research. "Hybrid Switch Market Report." 2025.
[11-55] (영어 버전에서 전체 참고문헌 참조)
