Marvell का $540M XConn अधिग्रहण AI इंफ्रास्ट्रक्चर के अगले चरण का संकेत देता है
Marvell Technology ने 6 जनवरी 2026 को XConn Technologies को अधिग्रहित करने के लिए $540 मिलियन का प्रतिबद्धता जताई, जो आज तक CXL स्विचिंग सिलिकॉन बाजार में सबसे बड़ा अधिग्रहण है [1]। यह सौदा तब आता है जब AI डेटा सेंटर एक संरचनात्मक संकट का सामना कर रहे हैं: मेमोरी बैंडविड्थ GPU क्लस्टर प्रदर्शन को सीमित करने वाली प्राथमिक बाधा बन गई है, और पारंपरिक इंटरकनेक्ट 100 बिलियन पैरामीटर से अधिक वाले मॉडलों की मांगों को पूरा नहीं कर सकते [2]। CXL 4.0 के 100+ टेराबाइट मेमोरी पूल को सक्षम करने और UALink 1.0 के NVIDIA के प्रोप्राइटरी NVLink के खुले विकल्प का वादा करने के साथ, इंटरकनेक्ट लेयर 2026 और उसके बाद के लिए महत्वपूर्ण इंफ्रास्ट्रक्चर युद्धभूमि के रूप में उभरी है [3][4]।
सारांश
- Marvell ने XConn को $540 मिलियन में अधिग्रहित किया (60% नकद, 40% स्टॉक), हाइब्रिड PCIe/CXL स्विचिंग सिलिकॉन नेतृत्व प्राप्त किया [1][5]।
- CXL 4.0 100+ TB मेमोरी पूल सक्षम करता है कई रैक में 1.5 TB/s बैंडविड्थ के साथ, AI की मेमोरी वॉल को संबोधित करता है [6][7]।
- UALink 1.0 प्रति लेन 200 Gb/s प्रदान करता है 1,024 एक्सेलरेटर तक के लिए, NVIDIA के NVLink प्रभुत्व को चुनौती देता है [8][9]।
- हाइब्रिड स्विच बाजार 2026 तक $2.2 बिलियन तक पहुंचेगा, 12.3% CAGR पर बढ़ रहा है [10]।
- PCIe Gen6 और CXL 3.1 उत्पाद मध्य-2026 में शिपिंग शुरू करते हैं, AI परिनियोजन में इंफ्रास्ट्रक्चर अपग्रेड को मजबूर करते हैं [11][12]।
मेमोरी वॉल संकट जो इंटरकनेक्ट निवेश को प्रेरित करता है
AI इंफ्रास्ट्रक्चर एक संरचनात्मक दीवार से टकरा गया है। मेमोरी बैंडविड्थ, पैकेजिंग इंटरकनेक्ट, और थर्मल मैनेजमेंट अब कच्ची GPU कंप्यूट पावर से अधिक प्रदर्शन को बाधित करते हैं [13]। SK Hynix CFO ने पुष्टि की कि कंपनी ने "पहले ही हमारी पूरी 2026 HBM आपूर्ति बेच दी है," जबकि Micron रिपोर्ट करता है कि उच्च-बैंडविड्थ मेमोरी क्षमता कैलेंडर वर्ष 2026 के माध्यम से पूरी तरह से बुक है [14][15]।
संख्याएं बाधा की स्पष्ट तस्वीर पेश करती हैं:
| बाधा | स्थिति | प्रभाव |
|---|---|---|
| HBM आपूर्ति | 2026 तक बिक गई | 2028 तक $100B TAM अनुमानित [16] |
| CoWoS पैकेजिंग | TSMC CEO के अनुसार "बहुत तंग" | GPU उत्पादन सीमित करता है [17] |
| मेमोरी कीमतें | Q2 2026 तक 50% वृद्धि अनुमानित | इंफ्रास्ट्रक्चर लागत वृद्धि [18] |
| DDR5 सर्वर मेमोरी | Q4 2025 में 30-40% मूल्य वृद्धि | 2026 तक दोगुनी संभव [19] |
पारंपरिक इंटरकनेक्ट समस्या को बढ़ाते हैं। 128K कॉन्टेक्स्ट और बैच साइज 32 वाले 70B पैरामीटर मॉडल को केवल KV कैश के लिए 150+ GB की आवश्यकता हो सकती है [20]। पर्याप्त गति से एक्सेलरेटरों के बीच डेटा स्थानांतरित करने के लिए टेराबाइट्स प्रति सेकंड पर संचालित इंटरकनेक्ट की आवश्यकता होती है।
"वास्तविक बाधाएं अब GPU स्वयं नहीं हैं, बल्कि मेमोरी बैंडविड्थ, पैकेजिंग इंटरकनेक्ट, थर्मल मैनेजमेंट, और पावर सप्लाई हैं," Fusion Worldwide के विश्लेषण में नोट किया गया [17]।
CXL मेमोरी पूलिंग एक समाधान प्रदान करती है: पूल की गई CXL मेमोरी में KV कैश संग्रहीत करना जबकि हॉट लेयर्स को GPU VRAM में रखना [20]। 200G RDMA की तुलना में 3.8x स्पीडअप और 100G RDMA बनाम 6.5x स्पीडअप प्राप्त करते हुए, CXL इंफरेंस वर्कलोड के लिए time-to-first-token (TTFT) को नाटकीय रूप से कम करता है [21]।
Marvell ने XConn के लिए $540 मिलियन क्यों दिए
XConn Technologies इंटरकनेक्ट बाजार में एक अद्वितीय स्थिति रखती है: कंपनी ने एक ही चिप पर CXL और PCIe दोनों का समर्थन करने वाला उद्योग का पहला हाइब्रिड स्विच विकसित किया [1][22]। Marvell का अधिग्रहण तीन रणनीतिक क्षमताओं को लक्षित करता है:
उत्पादन-तैयार टेक्नोलॉजी स्टैक
XConn कई पीढ़ियों में उत्पाद प्रदान करता है:
| उत्पाद | मानक | स्थिति |
|---|---|---|
| वर्तमान स्विच | PCIe 5.0 / CXL 2.0 | उत्पादन शिपिंग [22] |
| Apollo 2 | PCIe 6.2 / CXL 3.1 | सैंपलिंग (मार्च 2025 में लॉन्च) [23] |
| अगली-पीढ़ी | PCIe 7.0 / CXL 4.0 | विकास [24] |
Apollo 2 हाइब्रिड स्विच एक ही चिप पर CXL 3.1 और PCIe Gen 6.2 को एकीकृत करता है, नवीनतम मानकों के लिए समर्थन प्रदान करता है जैसे वे उत्पादन में प्रवेश करते हैं [23]।
टाइमिंग लाभ
अधिग्रहण 2026 की शुरुआत में बंद होता है, Marvell को PCIe Gen6 संक्रमण चक्र को पकड़ने के लिए स्थिति में रखता है [5]। PCIe Gen6 बैंडविड्थ को प्रति लेन 64 Gbps तक दोगुना करता है लेकिन सिग्नल इंटीग्रिटी दूरी को आधा कर देता है, सर्वर डिजाइनरों को लगभग हर लेन पर रीटाइमर तैनात करने के लिए मजबूर करता है [25]। अगली पीढ़ी के एक्सेलरेटर के साथ शिपिंग करने वाले हर सर्वर को इस सिलिकॉन की आवश्यकता होगी।
2026 CXL मेमोरी पूलिंग आर्किटेक्चर की प्रारंभिक अपनाव को भी चिह्नित करता है, जिसके लिए कनेक्टिविटी मॉड्यूल की आवश्यकता होती है जो प्रोसेसरों को आसन्न उपकरणों से मेमोरी "उधार" लेने देते हैं [25]। XConn का हाइब्रिड दृष्टिकोण दोनों आवश्यकताओं को एक साथ संबोधित करता है।
सौदे की संरचना
Marvell लेनदेन को लगभग 60% नकद और 40% स्टॉक के रूप में संरचित करता है, कुल $540 मिलियन का मूल्यांकन [1][5]। मिश्रित विचार दीर्घकालिक एकीकरण में विश्वास का संकेत देता है जबकि नकदी बहिर्वाह का प्रबंधन करता है।
Matt Murphy, Marvell के CEO, ने रणनीतिक औचित्य को चिह्नित किया: "XConn उच्च-प्रदर्शन कंप्यूटिंग और AI अनुप्रयोगों के लिए अगली पीढ़ी की इंटरकनेक्ट तकनीक में नवाचार नेता है" [1]।
CXL 4.0: अभूतपूर्व पैमाने पर मेमोरी पूलिंग
CXL कंसोर्टियम ने 18 नवंबर 2025 को CXL 4.0 जारी किया, PCIe 7.0 एकीकरण के साथ बैंडविड्थ को 128 GT/s तक दोगुना किया [6][26]। विनिर्देश ऐसी क्षमताएं पेश करता है जो मूल रूप से बदलती हैं कि AI इंफ्रास्ट्रक्चर आर्किटेक्ट मेमोरी सिस्टम कैसे डिजाइन करते हैं।
मुख्य तकनीकी प्रगति
| फीचर | CXL 3.x | CXL 4.0 |
|---|---|---|
| बैंडविड्थ | 64 GT/s | 128 GT/s [6] |
| PCIe बेस | PCIe 6.0 | PCIe 7.0 [26] |
| बंडल्ड पोर्ट बैंडविड्थ | N/A | 1.5 TB/s [7] |
| मेमोरी पूल स्केल | सिंगल रैक | मल्टी-रैक (100+ TB) [27] |
CXL 4.0 बंडल्ड पोर्ट्स पेश करता है, जो होस्ट और डिवाइस को कई फिजिकल पोर्ट्स को सिंगल लॉजिकल अटैचमेंट में एग्रीगेट करने की अनुमति देता है [26]। एक सिंगल बंडल्ड कनेक्शन 1.5 TB/s बैंडविड्थ प्रदान कर सकता है जबकि एक सरलीकृत सॉफ्टवेयर मॉडल बनाए रखता है [7]।
लेटेंसी विशेषताएं
CXL 200-500 नैनोसेकंड रेंज में लेटेंसी के साथ मेमोरी-सेमेंटिक एक्सेस प्रदान करता है [28]। तुलना के लिए:
| टेक्नोलॉजी | विशिष्ट लेटेंसी |
|---|---|
| लोकल DRAM | ~100 ns |
| CXL मेमोरी | 200-500 ns [28] |
| NVMe स्टोरेज | ~100 माइक्रोसेकंड [28] |
| स्टोरेज-आधारित शेयरिंग | >10 मिलीसेकंड [28] |
200-500 ns लेटेंसी कंप्यूट नोड्स में गतिशील, फाइन-ग्रेन्ड मेमोरी शेयरिंग को सक्षम करती है जो स्टोरेज-आधारित दृष्टिकोण मिलान नहीं कर सकते [28]।
इंफ्रास्ट्रक्चर प्रभाव
CXL मेमोरी पूलिंग ने मेमोरी-इंटेंसिव वर्कलोड के लिए हाइपरस्केलर कुल स्वामित्व लागत को अनुमानित 15-20% तक कम कर दिया है [29]। टेक्नोलॉजी एक सर्वर पर अप्रयुक्त क्षमता को दूसरे पर वर्कलोड की सेवा करने की अनुमति देकर मेमोरी स्ट्रैंडिंग को संबोधित करती है।
सैकड़ों टेराबाइट की आवश्यकता वाले AI इंफरेंस वर्कलोड अब कैश कोहेरेंसी के साथ रैक में साझा मेमोरी पूल तक पहुंच सकते हैं [27]। मल्टी-रैक क्षमता सिंगल-सर्वर मेमोरी आर्किटेक्चर से एक मौलिक बदलाव का प्रतिनिधित्व करती है जिसने दशकों से डेटा सेंटर डिजाइन पर हावी है।
परिनियोजन समयरेखा
| चरण | समयरेखा | क्षमता |
|---|---|---|
| CXL 3.1 सिलिकॉन सैंपलिंग | H1 2026 [12] | PCIe 6.0 स्पीड, प्रति-रैक पूलिंग |
| CXL 4.0 उत्पाद सैंपलिंग | देर से 2026 [7] | 128 GT/s, मल्टी-रैक |
| मल्टी-रैक उत्पादन | 2026-2027 [30] | 100+ TB पूल, पूर्ण विघटन |
AMD ने CXL 3.1 और PCIe Gen6 का समर्थन करने वाले पहले FPGA प्लेटफॉर्म के रूप में Versal Premium Series Gen 2 की घोषणा की, सिलिकॉन सैंपल 2026 की शुरुआत में और उत्पादन इकाइयां मध्य-2026 तक अपेक्षित हैं [12]।
UALink 1.0: NVLink का खुला विकल्प
Ultra Accelerator Link कंसोर्टियम ने 8 अप्रैल 2025 को UALink 1.0 जारी किया, GPU/एक्सेलरेटर इंटरकनेक्ट के लिए एक खुला मानक स्थापित किया जो NVIDIA के प्रोप्राइटरी NVLink को चुनौती देता है [8][31]। कंसोर्टियम में AMD, Intel, Google, Microsoft, Meta, Broadcom, Cisco, HPE, और AWS शामिल हैं, Apple और Alibaba Cloud जनवरी 2025 में बोर्ड स्तर पर शामिल हुए [32][33]।
तकनीकी विनिर्देश
UALink 1.0 NVIDIA की वर्तमान NVLink पेशकशों के साथ प्रतिस्पर्धी विनिर्देश प्रदान करता है:
| विनिर्देश | UALink 1.0 | NVLink 4.0 | NVLink 5.0 |
|---|---|---|---|
| प्रति-लेन बैंडविड्थ | 200 Gb/s [8] | 900 GB/s एग्रीगेट [34] | 2,538 GB/s [34] |
| पॉड में अधिकतम एक्सेलरेटर | 1,024 [9] | 256 सैद्धांतिक, 8 कमर्शियल [35] | 576 सैद्धांतिक, 72 कमर्शियल [35] |
| कंसोर्टियम | खुला मानक [31] | NVIDIA प्रोप्राइटरी | NVIDIA प्रोप्राइटरी |
चार लेन का समूह एक "स्टेशन" बनाता है, जो 800 Gbps बाईडायरेक्शनल की अधिकतम बैंडविड्थ प्रदान करता है [36]। सिस्टम डिजाइनर स्वतंत्र रूप से एक्सेलरेटर की संख्या और प्रत्येक एक्सेलरेटर को आवंटित बैंडविड्थ को स्केल कर सकते हैं [36]।
प्रतिस्पर्धी स्थिति
UALink PCI-Express, AMD की Infinity Fabric, और संशोधित Ethernet SerDes के तत्वों को मिलाकर एक्सेलरेटर मेमोरी फैब्रिक के लिए उद्देश्य-निर्मित इंटरकनेक्ट बनाता है [37]। विनिर्देश कंसोर्टियम सामग्री के अनुसार "Ethernet के समान कच्ची गति PCIe स्विच की लेटेंसी के साथ" प्राप्त करता है [38]।
सुरक्षा फीचर UALinkSec डेटा गोपनीयता और वैकल्पिक डेटा अखंडता प्रदान करता है जिसमें रीप्ले सुरक्षा शामिल है, सभी प्रोटोकॉल चैनलों में एन्क्रिप्शन और प्रमाणीकरण का समर्थन करता है [39]।
हार्डवेयर समयरेखा
UALink 1.0 हार्डवेयर 2026-2027 विंडो में उत्पादन में प्रवेश करता है [40]। AMD और Intel मानक का समर्थन करने वाले एक्सेलरेटर शिप करेंगे, Astera Labs और Broadcom संगत स्विच प्रदान करेंगे [40]।
Upscale AI स्केल-अप UALink स्विच के लिए Q4 2026 को लक्षित करता है [41]। कोरियाई स्टार्टअप Panmnesia ने CXL फैब्रिक के लिए पोर्ट-आधारित रूटिंग लागू करने वाले PCIe 6.0/CXL 3.2 फैब्रिक स्विच की सैंपल उपलब्धता की घोषणा की [42]।
तीन-फैब्रिक आर्किटेक्चर: NVLink, CXL, और UALink कैसे सह-अस्तित्व में हैं
आधुनिक AI इंफ्रास्ट्रक्चर को तेजी से सभी तीन इंटरकनेक्ट फैब्रिक एक साथ संचालित करने की आवश्यकता है, प्रत्येक क्लस्टर के भीतर अलग-अलग कार्यों की सेवा करता है [43][44]।
फैब्रिक भूमिकाएं
| फैब्रिक | प्राथमिक कार्य | लेटेंसी प्रोफाइल | मल्टी-वेंडर |
|---|---|---|---|
| NVLink | GPU-से-GPU (केवल NVIDIA) | उच्च, बैंडविड्थ-अनुकूलित | नहीं [45] |
| UALink | एक्सेलरेटर-से-एक्सेलरेटर | उच्च, बैंडविड्थ-अनुकूलित | हां [37] |
| CXL | CPU-मेमोरी कोहेरेंसी, पूलिंग | निम्न (200-500 ns) | हां [28] |
CXL PCIe SerDes का उपयोग करता है, जिसके परिणामस्वरूप कम त्रुटि दर और कम लेटेंसी होती है जिसके साथ समानुपातिक रूप से कम बैंडविड्थ होती है [44]। NVLink और UALink Ethernet-स्टाइल SerDes का उपयोग करते हैं, काफी उच्च बैंडविड्थ के लिए उच्च त्रुटि दर और लेटेंसी का व्यापार करते हैं [44]।
अभिसरण पथ
CXL मेमोरी-क्षमता विस्तार और होस्ट और एक्सेलरेटर के बीच कोहेरेंट डेटा-शेयरिंग को संबोधित करता है [46]। UALink और NVLink (उद्योग चर्चाओं में सामूहिक रूप से "XLink" कहा जाता है) एक्सेलरेटर-से-एक्सेलरेटर डेटा एक्सचेंज के लिए अनुकूलित प्रत्यक्ष, पॉइंट-टू-पॉइंट कनेक्शन प्रदान करते हैं [46]।
भविष्य के आर्किटेक्चर संभवतः होस्ट के बीच मेमोरी पूलिंग और शेयरिंग के लिए CXL को तैनात करेंगे, UALink और UltraEthernet फैब्रिक पर रिमोट स्केल-आउट के साथ [44]। CXL और UALink दोनों का समर्थन करने वाले स्विच संभावित समेकन बिंदु का प्रतिनिधित्व करते हैं [44]।
Marvell का XConn अधिग्रहण सीधे इन अभिसरण स्विच आर्किटेक्चर के लिए सिलिकॉन बनाने को लक्षित करता है।
2026 परिनियोजन के लिए इंफ्रास्ट्रक्चर प्रभाव
AI इंफ्रास्ट्रक्चर परिनियोजन की योजना बनाने वाले संगठनों को इंटरकनेक्ट तकनीकों के परिपक्व होने पर महत्वपूर्ण निर्णयों का सामना करना पड़ता है। संक्रमण के लिए एक साथ कई अपग्रेड चक्रों के समन्वय की आवश्यकता होती है।
पावर और कूलिंग विचार
अगली पीढ़ी के इंटरकनेक्ट स्विच और रीटाइमर स्तर पर महत्वपूर्ण पावर खपत करते हैं। PCIe Gen6 की कम सिग्नल दूरी हर सर्वर डिजाइन में अतिरिक्त सक्रिय घटकों को मजबूर करती है [25]।
| घटक | पावर प्रभाव |
|---|---|
| PCIe Gen6 रीटाइमर | अधिकांश लेन पर आवश्यक [25] |
| CXL स्विच | नई पावर बजट श्रेणी |
| बंडल्ड पोर्ट एग्रीगेशन | गुणित पोर्ट पावर |
योजना क्षितिज
इंफ्रास्ट्रक्चर टीमों को कई तकनीकी संक्रमणों को संरेखित करना चाहिए:
| तकनीक | उत्पादन उपलब्धता | योजना प्रभाव |
|---|---|---|
| PCIe 6.0 | मध्य-2026 [12] | सर्वर रिफ्रेश आवश्यक |
| CXL 3.1 | मध्य-2026 [12] | स्विच इंफ्रास्ट्रक्चर अपग्रेड |
| UALink 1.0 | देर से 2026-2027 [40] | एक्सेलरेटर प्लेटफॉर्म निर्णय |
| CXL 4.0 | देर से 2026-2027 [7] | मल्टी-रैक आर्किटेक्चर विकल्प |
वेंडर लॉक-इन विचार
NVIDIA का NVLink प्रोप्राइटरी रहता है और NVIDIA हार्डवेयर से कसकर जुड़ा हुआ है [45]। गैर-NVIDIA एक्सेलरेटर तैनात करने वाले या मल्टी-वेंडर लचीलापन चाहने वाले संगठनों को 2026-2027 में उत्पादन में प्रवेश करने वाले UALink-संगत हार्डवेयर का मूल्यांकन करना चाहिए [40]।
CXL सबसे व्यापक वेंडर इकोसिस्टम प्रदान करता है, AMD, Intel, Samsung, SK Hynix, Micron, और दर्जनों छोटे वेंडर संगत उत्पाद शिप कर रहे हैं [47]।
Introl लाभ: जटिल इंटरकनेक्ट इंफ्रास्ट्रक्चर की तैनाती
इन इंटरकनेक्ट तकनीकों को तैनात करने के लिए विशेष विशेषज्ञता की आवश्यकता होती है जो पारंपरिक सर्वर इंस्टॉलेशन से परे है। CXL मेमोरी पूल और UALink फैब्रिक के लिए केबलिंग, स्विच कॉन्फ़िगरेशन, और टोपोलॉजी डिजाइन स्केल पर सटीक निष्पादन की मांग करते हैं।
Introl 257 वैश्विक स्थानों में उच्च-प्रदर्शन कंप्यूटिंग परिनियोजन में विशेषज्ञ 550 फील्ड इंजीनियर रखता है [48]। GPU क्लस्टर इंस्टॉलेशन को तेजी से CXL स्विच को एकीकृत करने, रीटाइमर प्लेसमेंट प्रबंधित करने, और उत्पादन हैंडऑफ से पहले एंड-टू-एंड फैब्रिक प्रदर्शन को मान्य करने की आवश्यकता होती है।
दर्जनों से हजारों एक्सेलरेटर तक स्केलिंग करने वाले संगठनों के लिए, पेशेवर परिनियोजन टीमें अगली पीढ़ी के इंटरकनेक्ट की बारीकियों को समझती हैं। 40,000 मील से अधिक फैले फाइबर ऑप्टिक कनेक्शन को PCIe Gen6 और CXL 3.1 द्वारा मांगी गई सिग्नल इंटीग्रिटी आवश्यकताओं पर सावधानीपूर्वक ध्यान देने की आवश्यकता होती है [48][49]।
भूमिका के अनुसार मुख्य निष्कर्ष
इंफ्रास्ट्रक्चर प्लानर
- 2026 में PCIe Gen6 सर्वर रिफ्रेश के लिए बजट बनाएं; रीटाइमर घटक लागत और पावर जोड़ते हैं
- अभी CXL स्विच वेंडर का मूल्यांकन करें; मांग बढ़ने पर लीड टाइम बढ़ेगा
- मल्टी-रैक CXL पूलिंग के लिए रैक लेआउट की योजना बनाएं यदि मेमोरी-इंटेंसिव AI इंफरेंस वर्कलोड प्रभुत्व रखते हैं
ऑपरेशंस टीमें
- परिनियोजन से पहले CXL फैब्रिक मॉनिटरिंग क्षमताएं विकसित करें
- गैर-NVIDIA एक्सेलरेटर वातावरण के लिए UALink टोपोलॉजी कॉन्फ़िगरेशन पर स्टाफ को प्रशिक्षित करें
- PCIe Gen6 दूरियों के लिए सिग्नल इंटीग्रिटी टेस्टिंग प्रक्रियाएं स्थापित करें
रणनीतिक निर्णय निर्माता
- Marvell-XConn अधिग्रहण समेकन का संकेत देता है; कम, बड़े इंटरकनेक्ट वेंडर की उम्मीद करें
- UALink एक्सेलरेटर खरीद के लिए NVIDIA लॉक-इन के खिलाफ विकल्प प्रदान करता है
- CXL मेमोरी पूलिंग उपयुक्त वर्कलोड के लिए TCO को 15-20% तक कम कर सकती है; अपने विशिष्ट अनुप्रयोगों के खिलाफ मान्य करें
आगे देखना: इंटरकनेक्ट अनिवार्यता
इंटरकनेक्ट लेयर निष्क्रिय इंफ्रास्ट्रक्चर से AI परिनियोजन के लिए सक्रिय विभेदक में बदल गई है। XConn पर Marvell की $540 मिलियन की शर्त स्विचिंग सिलिकॉन को नियंत्रित करने के रणनीतिक महत्व को दर्शाती है क्योंकि मेमोरी और एक्सेलरेटर फैब्रिक अभिसरित होते हैं।
2026 और उसके बाद AI इंफ्रास्ट्रक्चर तैनात करने वाले संगठनों को इंटरकनेक्ट चयन को प्रथम-क्रम आर्किटेक्चरल निर्णय के रूप में मानना चाहिए। प्रोप्राइटरी NVLink, खुले UALink, और मेमोरी-केंद्रित CXL के बीच चयन इंस्टॉलेशन के बाद वर्षों तक लचीलापन, लागत संरचना, और प्रदर्शन को आकार देगा।
AI इंफ्रास्ट्रक्चर निर्माण के अगले चरण में विजेता सभी तीन फैब्रिक को एक साथ मास्टर करेंगे। जो इंटरकनेक्ट को कमोडिटी कमोडिटाइज्ड घटकों के रूप में मानते हैं, वे पाएंगे कि उनके GPU निवेश खराब प्रदर्शन करते हैं क्योंकि मेमोरी वॉल और बैंडविड्थ बाधाएं सीमित करती हैं कि उनके एक्सेलरेटर क्या हासिल कर सकते हैं।
