การเข้าซื้อ XConn มูลค่า 540 ล้านดอลลาร์ของ Marvell ส่งสัญญาณเฟสถัดไปของโครงสร้างพื้นฐาน AI
Marvell Technology ให้คำมั่นจ่าย 540 ล้านดอลลาร์เพื่อเข้าซื้อ XConn Technologies เมื่อวันที่ 6 มกราคม 2026 นับเป็นการเข้าซื้อกิจการที่ใหญ่ที่สุดในตลาดซิลิคอนสวิตช์ CXL จนถึงปัจจุบัน [1] ข้อตกลงนี้มาถึงในขณะที่ศูนย์ข้อมูล AI เผชิญวิกฤตเชิงโครงสร้าง: แบนด์วิดท์หน่วยความจำกลายเป็นคอขวดหลักที่จำกัดประสิทธิภาพคลัสเตอร์ GPU และการเชื่อมต่อแบบดั้งเดิมไม่สามารถตามทันความต้องการของโมเดลที่เกิน 100 พันล้านพารามิเตอร์ [2] ด้วย CXL 4.0 ที่ช่วยให้มีพูลหน่วยความจำ 100+ เทราไบต์ และ UALink 1.0 ที่สัญญาทางเลือกแบบเปิดแทน NVLink ที่เป็นกรรมสิทธิ์ของ NVIDIA ชั้นการเชื่อมต่อได้กลายเป็นสนามรบโครงสร้างพื้นฐานที่สำคัญสำหรับปี 2026 และหลังจากนั้น [3][4]
สรุป
- Marvell เข้าซื้อ XConn ด้วยมูลค่า 540 ล้านดอลลาร์ (60% เงินสด, 40% หุ้น) ได้รับความเป็นผู้นำด้านซิลิคอนสวิตช์ไฮบริด PCIe/CXL [1][5]
- CXL 4.0 ช่วยให้มีพูลหน่วยความจำ 100+ TB พร้อมแบนด์วิดท์ 1.5 TB/s ข้ามหลายแร็ค แก้ปัญหากำแพงหน่วยความจำของ AI [6][7]
- UALink 1.0 ให้ 200 Gb/s ต่อเลน สำหรับตัวเร่งความเร็วสูงสุด 1,024 ตัว ท้าทายความโดดเด่นของ NVLink ของ NVIDIA [8][9]
- ตลาดสวิตช์ไฮบริดจะถึง 2.2 พันล้านดอลลาร์ภายในปี 2026 เติบโตด้วย CAGR 12.3% [10]
- ผลิตภัณฑ์ PCIe Gen6 และ CXL 3.1 เริ่มจัดส่งกลางปี 2026 บังคับให้อัพเกรดโครงสร้างพื้นฐานทั่วทั้งการติดตั้ง AI [11][12]
วิกฤตกำแพงหน่วยความจำที่ขับเคลื่อนการลงทุนด้านการเชื่อมต่อ
โครงสร้างพื้นฐาน AI ชนกำแพงเชิงโครงสร้าง แบนด์วิดท์หน่วยความจำ การเชื่อมต่อแพ็คเกจ และการจัดการความร้อนตอนนี้จำกัดประสิทธิภาพมากกว่าพลังประมวลผล GPU ดิบ [13] CFO ของ SK Hynix ยืนยันว่าบริษัท "ขายหมดแล้วสำหรับอุปทาน HBM ปี 2026 ทั้งหมดของเรา" ในขณะที่ Micron รายงานว่าความจุหน่วยความจำแบนด์วิดท์สูงยังคงจองเต็มตลอดปี 2026 [14][15]
ตัวเลขวาดภาพที่ชัดเจนของคอขวด:
| ข้อจำกัด | สถานะ | ผลกระทบ |
|---|---|---|
| อุปทาน HBM | ขายหมดถึงปี 2026 | TAM 100 พันล้านดอลลาร์ คาดการณ์ภายในปี 2028 [16] |
| แพ็คเกจ CoWoS | "ตึงมาก" ตาม CEO ของ TSMC | จำกัดการผลิต GPU [17] |
| ราคาหน่วยความจำ | เพิ่มขึ้น 50% คาดการณ์ถึง Q2 2026 | ต้นทุนโครงสร้างพื้นฐานเพิ่มขึ้น [18] |
| หน่วยความจำเซิร์ฟเวอร์ DDR5 | เพิ่มราคา 30-40% Q4 2025 | อาจเพิ่มเป็นสองเท่าภายในปี 2026 [19] |
การเชื่อมต่อแบบดั้งเดิมทำให้ปัญหาแย่ลง โมเดล 70B พารามิเตอร์ที่มีบริบท 128K และ batch size 32 อาจต้องการ 150+ GB สำหรับ KV cache เพียงอย่างเดียว [20] การย้ายข้อมูลระหว่างตัวเร่งความเร็วด้วยความเร็วที่เพียงพอต้องการการเชื่อมต่อที่ทำงานที่เทราไบต์ต่อวินาที
"คอขวดที่แท้จริงไม่ใช่ GPU อีกต่อไป แต่เป็นแบนด์วิดท์หน่วยความจำ การเชื่อมต่อแพ็คเกจ การจัดการความร้อน และการจ่ายไฟ" การวิเคราะห์จาก Fusion Worldwide ระบุ [17]
CXL memory pooling ให้ทางออกหนึ่ง: เก็บ KV cache ในหน่วยความจำ CXL ที่รวมกัน ในขณะที่รักษาเลเยอร์ร้อนไว้ใน GPU VRAM [20] ด้วยการเร่งความเร็ว 3.8 เท่าเมื่อเทียบกับ 200G RDMA และ 6.5 เท่าเมื่อเทียบกับ 100G RDMA CXL ลด time-to-first-token (TTFT) อย่างมากสำหรับภาระงานการอนุมาน [21]
ทำไม Marvell จ่าย 540 ล้านดอลลาร์สำหรับ XConn
XConn Technologies ครองตำแหน่งที่ไม่เหมือนใครในตลาดการเชื่อมต่อ: บริษัทพัฒนาสวิตช์ไฮบริดตัวแรกของอุตสาหกรรมที่รองรับทั้ง CXL และ PCIe บนชิปเดียว [1][22] การเข้าซื้อของ Marvell มุ่งเป้าไปที่ความสามารถเชิงกลยุทธ์สามประการ:
สแตกเทคโนโลยีพร้อมผลิต
XConn ส่งมอบผลิตภัณฑ์ข้ามหลายรุ่น:
| ผลิตภัณฑ์ | มาตรฐาน | สถานะ |
|---|---|---|
| สวิตช์ปัจจุบัน | PCIe 5.0 / CXL 2.0 | กำลังจัดส่งการผลิต [22] |
| Apollo 2 | PCIe 6.2 / CXL 3.1 | Sampling (เปิดตัวมีนาคม 2025) [23] |
| รุ่นถัดไป | PCIe 7.0 / CXL 4.0 | กำลังพัฒนา [24] |
สวิตช์ไฮบริด Apollo 2 รวม CXL 3.1 และ PCIe Gen 6.2 บนชิปเดียว รองรับมาตรฐานล่าสุดเมื่อเข้าสู่การผลิต [23]
ข้อได้เปรียบด้านเวลา
การเข้าซื้อปิดในต้นปี 2026 วางตำแหน่ง Marvell เพื่อจับวงจรการเปลี่ยนผ่าน PCIe Gen6 [5] PCIe Gen6 เพิ่มแบนด์วิดท์เป็นสองเท่าเป็น 64 Gbps ต่อเลน แต่ลดระยะทางความสมบูรณ์ของสัญญาณลงครึ่งหนึ่ง บังคับให้ผู้ออกแบบเซิร์ฟเวอร์ติดตั้ง retimer บนเกือบทุกเลน [25] เซิร์ฟเวอร์ทุกเครื่องที่จัดส่งพร้อมตัวเร่งความเร็วรุ่นถัดไปจะต้องการซิลิคอนนี้
ปี 2026 ยังเป็นจุดเริ่มต้นของการนำสถาปัตยกรรม CXL memory pooling มาใช้ ซึ่งต้องการโมดูลการเชื่อมต่อที่ให้โปรเซสเซอร์ "ยืม" หน่วยความจำจากอุปกรณ์ที่อยู่ติดกัน [25] แนวทางไฮบริดของ XConn ตอบโจทย์ทั้งสองข้อกำหนดพร้อมกัน
โครงสร้างข้อตกลง
Marvell จัดโครงสร้างธุรกรรมประมาณ 60% เงินสดและ 40% หุ้น มูลค่ารวม 540 ล้านดอลลาร์ [1][5] การพิจารณาแบบผสมส่งสัญญาณความมั่นใจในการรวมระยะยาวในขณะที่จัดการกระแสเงินสดขาออก
Matt Murphy CEO ของ Marvell อธิบายเหตุผลเชิงกลยุทธ์: "XConn เป็นผู้นำนวัตกรรมในเทคโนโลยีการเชื่อมต่อรุ่นถัดไปสำหรับการประมวลผลประสิทธิภาพสูงและแอปพลิเคชัน AI" [1]
CXL 4.0: Memory Pooling ในระดับที่ไม่เคยมีมาก่อน
CXL Consortium เปิดตัว CXL 4.0 เมื่อวันที่ 18 พฤศจิกายน 2025 เพิ่มแบนด์วิดท์เป็นสองเท่าเป็น 128 GT/s พร้อมการรวม PCIe 7.0 [6][26] ข้อกำหนดนี้แนะนำความสามารถที่เปลี่ยนแปลงอย่างพื้นฐานว่าสถาปนิกโครงสร้างพื้นฐาน AI ออกแบบระบบหน่วยความจำอย่างไร
ความก้าวหน้าทางเทคนิคหลัก
| คุณสมบัติ | CXL 3.x | CXL 4.0 |
|---|---|---|
| แบนด์วิดท์ | 64 GT/s | 128 GT/s [6] |
| ฐาน PCIe | PCIe 6.0 | PCIe 7.0 [26] |
| แบนด์วิดท์พอร์ตรวม | N/A | 1.5 TB/s [7] |
| ขนาด memory pool | แร็คเดียว | หลายแร็ค (100+ TB) [27] |
CXL 4.0 แนะนำ Bundled Ports ช่วยให้โฮสต์และอุปกรณ์รวมพอร์ตทางกายภาพหลายพอร์ตเป็นการแนบเชิงตรรกะเดียว [26] การเชื่อมต่อรวมเดียวสามารถให้แบนด์วิดท์ 1.5 TB/s ในขณะที่รักษาโมเดลซอฟต์แวร์ที่เรียบง่าย [7]
ลักษณะความหน่วง
CXL ให้การเข้าถึง memory-semantic พร้อมความหน่วงในช่วง 200-500 นาโนวินาที [28] เพื่อเปรียบเทียบ:
| เทคโนโลยี | ความหน่วงทั่วไป |
|---|---|
| DRAM ท้องถิ่น | ~100 ns |
| หน่วยความจำ CXL | 200-500 ns [28] |
| ที่เก็บข้อมูล NVMe | ~100 ไมโครวินาที [28] |
| การแชร์แบบ storage | >10 มิลลิวินาที [28] |
ความหน่วง 200-500 ns ช่วยให้แชร์หน่วยความจำแบบไดนามิกละเอียดข้ามโหนดประมวลผลซึ่งแนวทางแบบ storage ไม่สามารถเทียบได้ [28]
ผลกระทบต่อโครงสร้างพื้นฐาน
CXL memory pooling ลดต้นทุนรวมของการเป็นเจ้าของ hyperscaler ประมาณ 15-20% สำหรับภาระงานที่ใช้หน่วยความจำมาก [29] เทคโนโลยีนี้แก้ปัญหา memory stranding โดยให้ความจุที่ไม่ได้ใช้บนเซิร์ฟเวอร์หนึ่งให้บริการภาระงานบนเซิร์ฟเวอร์อื่น
ภาระงานการอนุมาน AI ที่ต้องการหลายร้อยเทราไบต์สามารถเข้าถึงพูลหน่วยความจำที่แชร์ข้ามแร็คพร้อม cache coherency [27] ความสามารถหลายแร็คแสดงถึงการเปลี่ยนแปลงพื้นฐานจากสถาปัตยกรรมหน่วยความจำเซิร์ฟเวอร์เดียวที่ครองการออกแบบศูนย์ข้อมูลมาหลายทศวรรษ
ไทม์ไลน์การติดตั้ง
| ระยะ | ไทม์ไลน์ | ความสามารถ |
|---|---|---|
| Sampling ซิลิคอน CXL 3.1 | H1 2026 [12] | ความเร็ว PCIe 6.0, pooling ต่อแร็ค |
| Sampling ผลิตภัณฑ์ CXL 4.0 | ปลายปี 2026 [7] | 128 GT/s, หลายแร็ค |
| การผลิตหลายแร็ค | 2026-2027 [30] | พูล 100+ TB, การแยกส่วนเต็มรูปแบบ |
AMD ประกาศ Versal Premium Series Gen 2 เป็นแพลตฟอร์ม FPGA แรกที่รองรับ CXL 3.1 และ PCIe Gen6 โดยคาดว่าจะมีตัวอย่างซิลิคอนภายในต้นปี 2026 และหน่วยผลิตภายในกลางปี 2026 [12]
UALink 1.0: ทางเลือกเปิดสำหรับ NVLink
Ultra Accelerator Link Consortium เปิดตัว UALink 1.0 เมื่อวันที่ 8 เมษายน 2025 กำหนดมาตรฐานเปิดสำหรับการเชื่อมต่อ GPU/ตัวเร่งความเร็วที่ท้าทาย NVLink ที่เป็นกรรมสิทธิ์ของ NVIDIA [8][31] กลุ่มประกอบด้วย AMD, Intel, Google, Microsoft, Meta, Broadcom, Cisco, HPE และ AWS โดย Apple และ Alibaba Cloud เข้าร่วมในระดับคณะกรรมการในเดือนมกราคม 2025 [32][33]
ข้อมูลจำเพาะทางเทคนิค
UALink 1.0 ให้ข้อมูลจำเพาะที่แข่งขันได้กับ NVLink ปัจจุบันของ NVIDIA:
| ข้อมูลจำเพาะ | UALink 1.0 | NVLink 4.0 | NVLink 5.0 |
|---|---|---|---|
| แบนด์วิดท์ต่อเลน | 200 Gb/s [8] | 900 GB/s รวม [34] | 2,538 GB/s [34] |
| ตัวเร่งความเร็วสูงสุดในพ็อด | 1,024 [9] | 256 ทฤษฎี, 8 เชิงพาณิชย์ [35] | 576 ทฤษฎี, 72 เชิงพาณิชย์ [35] |
| กลุ่ม | มาตรฐานเปิด [31] | NVIDIA กรรมสิทธิ์ | NVIDIA กรรมสิทธิ์ |
กลุ่มสี่เลนประกอบเป็น "Station" ให้แบนด์วิดท์สูงสุด 800 Gbps สองทาง [36] ผู้ออกแบบระบบสามารถปรับขนาดจำนวนตัวเร่งความเร็วและแบนด์วิดท์ที่จัดสรรให้แต่ละตัวเร่งความเร็วได้อย่างอิสระ [36]
ตำแหน่งการแข่งขัน
UALink รวมองค์ประกอบจาก PCI-Express, Infinity Fabric ของ AMD และ Ethernet SerDes ที่แก้ไขเพื่อสร้างการเชื่อมต่อที่สร้างขึ้นโดยเฉพาะสำหรับ fabric หน่วยความจำตัวเร่งความเร็ว [37] ข้อกำหนดบรรลุ "ความเร็วดิบเดียวกับ Ethernet พร้อมความหน่วงของสวิตช์ PCIe" ตามเอกสารของกลุ่ม [38]
คุณสมบัติความปลอดภัย UALinkSec ให้การรักษาความลับของข้อมูลและความสมบูรณ์ของข้อมูลเสริมรวมถึงการป้องกันการเล่นซ้ำ รองรับการเข้ารหัสและการรับรองความถูกต้องข้ามช่องโปรโตคอลทั้งหมด [39]
ไทม์ไลน์ฮาร์ดแวร์
ฮาร์ดแวร์ UALink 1.0 เข้าสู่การผลิตในช่วง 2026-2027 [40] AMD และ Intel จะจัดส่งตัวเร่งความเร็วที่รองรับมาตรฐาน โดย Astera Labs และ Broadcom ส่งมอบสวิตช์ที่เข้ากันได้ [40]
Upscale AI มีเป้าหมาย Q4 2026 สำหรับสวิตช์ UALink แบบ scale-up [41] สตาร์ทอัพเกาหลี Panmnesia ประกาศความพร้อมของตัวอย่าง PCIe 6.0/CXL 3.2 Fabric Switch ที่ใช้ port-based routing สำหรับ fabric CXL [42]
สถาปัตยกรรมสาม Fabric: NVLink, CXL และ UALink อยู่ร่วมกันอย่างไร
โครงสร้างพื้นฐาน AI สมัยใหม่ต้องการ fabric การเชื่อมต่อทั้งสามทำงานพร้อมกันมากขึ้น แต่ละอันให้บริการฟังก์ชันที่แตกต่างกันภายในคลัสเตอร์ [43][44]
บทบาทของ Fabric
| Fabric | ฟังก์ชันหลัก | โปรไฟล์ความหน่วง | หลายผู้ขาย |
|---|---|---|---|
| NVLink | GPU-ต่อ-GPU (NVIDIA เท่านั้น) | สูงกว่า, ปรับให้เหมาะกับแบนด์วิดท์ | ไม่ [45] |
| UALink | ตัวเร่งความเร็ว-ต่อ-ตัวเร่งความเร็ว | สูงกว่า, ปรับให้เหมาะกับแบนด์วิดท์ | ใช่ [37] |
| CXL | ความสอดคล้อง CPU-หน่วยความจำ, pooling | ต่ำกว่า (200-500 ns) | ใช่ [28] |
CXL ใช้ PCIe SerDes ส่งผลให้อัตราข้อผิดพลาดต่ำลงและความหน่วงต่ำลงพร้อมแบนด์วิดท์ที่สัมพันธ์กันต่ำลง [44] NVLink และ UALink ใช้ Ethernet-style SerDes แลกเปลี่ยนอัตราข้อผิดพลาดและความหน่วงที่สูงขึ้นสำหรับแบนด์วิดท์ที่สูงขึ้นอย่างมาก [44]
เส้นทางการบรรจบกัน
CXL ตอบโจทย์การขยายความจุหน่วยความจำและการแชร์ข้อมูลที่สอดคล้องกันระหว่างโฮสต์และตัวเร่งความเร็ว [46] UALink และ NVLink (เรียกรวมกันว่า "XLink" ในการสนทนาอุตสาหกรรม) ให้การเชื่อมต่อโดยตรง แบบจุดต่อจุดที่ปรับให้เหมาะสำหรับการแลกเปลี่ยนข้อมูลระหว่างตัวเร่งความเร็ว [46]
สถาปัตยกรรมในอนาคตจะติดตั้ง CXL สำหรับ memory pooling และการแชร์ระหว่างโฮสต์ พร้อม remote scale-out บน UALink และ UltraEthernet fabric [44] สวิตช์ที่รองรับทั้ง CXL และ UALink เป็นจุดรวมที่เป็นไปได้ [44]
การเข้าซื้อ XConn ของ Marvell มุ่งเป้าโดยตรงที่การสร้างซิลิคอนสำหรับสถาปัตยกรรมสวิตช์ที่บรรจบกันเหล่านี้
ผลกระทบโครงสร้างพื้นฐานสำหรับการติดตั้งปี 2026
องค์กรที่วางแผนการติดตั้งโครงสร้างพื้นฐาน AI เผชิญการตัดสินใจที่สำคัญเมื่อเทคโนโลยีการเชื่อมต่อเติบโต การเปลี่ยนผ่านต้องประสานหลายวงจรการอัพเกรดพร้อมกัน
ข้อพิจารณาด้านพลังงานและการระบายความร้อน
การเชื่อมต่อรุ่นถัดไปใช้พลังงานอย่างมากที่ระดับสวิตช์และ retimer ระยะทางสัญญาณที่ลดลงของ PCIe Gen6 บังคับให้มีส่วนประกอบแอคทีฟเพิ่มเติมในทุกการออกแบบเซิร์ฟเวอร์ [25]
| ส่วนประกอบ | ผลกระทบด้านพลังงาน |
|---|---|
| PCIe Gen6 Retimer | ต้องการบนเลนส่วนใหญ่ [25] |
| สวิตช์ CXL | หมวดหมู่งบประมาณพลังงานใหม่ |
| การรวมพอร์ต | พลังงานพอร์ตคูณ |
ขอบเขตการวางแผน
ทีมโครงสร้างพื้นฐานต้องจัดเรียงการเปลี่ยนผ่านเทคโนโลยีหลายอย่าง:
| เทคโนโลยี | พร้อมผลิต | ผลกระทบการวางแผน |
|---|---|---|
| PCIe 6.0 | กลางปี 2026 [12] | ต้องรีเฟรชเซิร์ฟเวอร์ |
| CXL 3.1 | กลางปี 2026 [12] | อัพเกรดโครงสร้างพื้นฐานสวิตช์ |
| UALink 1.0 | ปลายปี 2026-2027 [40] | การตัดสินใจแพลตฟอร์มตัวเร่งความเร็ว |
| CXL 4.0 | ปลายปี 2026-2027 [7] | ตัวเลือกสถาปัตยกรรมหลายแร็ค |
ข้อพิจารณาการล็อคผู้ขาย
NVLink ของ NVIDIA ยังคงเป็นกรรมสิทธิ์และเชื่อมโยงอย่างแน่นหนากับฮาร์ดแวร์ NVIDIA [45] องค์กรที่ติดตั้งตัวเร่งความเร็วที่ไม่ใช่ NVIDIA หรือแสวงหาความยืดหยุ่นหลายผู้ขายควรประเมินฮาร์ดแวร์ที่เข้ากันได้กับ UALink ที่เข้าสู่การผลิตในปี 2026-2027 [40]
CXL เสนอระบบนิเวศผู้ขายที่กว้างที่สุด โดย AMD, Intel, Samsung, SK Hynix, Micron และผู้ขายขนาดเล็กอีกหลายสิบรายจัดส่งผลิตภัณฑ์ที่เข้ากันได้ [47]
ข้อได้เปรียบ Introl: การติดตั้งโครงสร้างพื้นฐานการเชื่อมต่อที่ซับซ้อน
การติดตั้งเทคโนโลยีการเชื่อมต่อเหล่านี้ต้องการความเชี่ยวชาญเฉพาะทางที่เกินกว่าการติดตั้งเซิร์ฟเวอร์แบบดั้งเดิม การเดินสาย การกำหนดค่าสวิตช์ และการออกแบบโทโพโลยีสำหรับ CXL memory pool และ UALink fabric ต้องการการดำเนินการที่แม่นยำในระดับ
Introl มีวิศวกรภาคสนาม 550 คนที่เชี่ยวชาญในการติดตั้งการประมวลผลประสิทธิภาพสูงใน 257 สถานที่ทั่วโลก [48] การติดตั้งคลัสเตอร์ GPU ต้องการการรวมสวิตช์ CXL การจัดการตำแหน่ง retimer และการตรวจสอบประสิทธิภาพ fabric แบบ end-to-end ก่อนส่งมอบการผลิตมากขึ้น
สำหรับองค์กรที่ขยายจากหลายสิบเป็นหลายพันตัวเร่งความเร็ว ทีมการติดตั้งมืออาชีพเข้าใจความละเอียดอ่อนของการเชื่อมต่อรุ่นถัดไป การเชื่อมต่อใยแก้วนำแสงที่ครอบคลุมกว่า 40,000 ไมล์ต้องการความใส่ใจอย่างระมัดระวังต่อข้อกำหนดความสมบูรณ์ของสัญญาณที่ PCIe Gen6 และ CXL 3.1 ต้องการ [48][49]
ประเด็นสำคัญตามบทบาท
นักวางแผนโครงสร้างพื้นฐาน
- งบประมาณสำหรับการรีเฟรชเซิร์ฟเวอร์ PCIe Gen6 ในปี 2026; retimer เพิ่มต้นทุนส่วนประกอบและพลังงาน
- ประเมินผู้ขายสวิตช์ CXL ตอนนี้; lead time จะขยายเมื่อความต้องการเพิ่มขึ้น
- วางแผนเลย์เอาต์แร็คสำหรับ CXL pooling หลายแร็คหากภาระงานการอนุมาน AI ที่ใช้หน่วยความจำมากครอบงำ
ทีมปฏิบัติการ
- พัฒนาความสามารถในการตรวจสอบ CXL fabric ก่อนการติดตั้ง
- ฝึกอบรมพนักงานเกี่ยวกับการกำหนดค่าโทโพโลยี UALink สำหรับสภาพแวดล้อมตัวเร่งความเร็วที่ไม่ใช่ NVIDIA
- กำหนดขั้นตอนการทดสอบความสมบูรณ์ของสัญญาณสำหรับระยะทาง PCIe Gen6
ผู้ตัดสินใจเชิงกลยุทธ์
- การเข้าซื้อ Marvell-XConn ส่งสัญญาณการรวมตัว; คาดหวังผู้ขายการเชื่อมต่อที่น้อยลงแต่ใหญ่ขึ้น
- UALink ให้ทางเลือกต่อการล็อค NVIDIA สำหรับการซื้อตัวเร่งความเร็ว
- CXL memory pooling สามารถลด TCO 15-20% สำหรับภาระงานที่เหมาะสม; ตรวจสอบกับแอปพลิเคชันเฉพาะของคุณ
มองไปข้างหน้า: ความจำเป็นด้านการเชื่อมต่อ
ชั้นการเชื่อมต่อเปลี่ยนจากโครงสร้างพื้นฐานแบบพาสซีฟเป็นตัวสร้างความแตกต่างที่แอคทีฟสำหรับการติดตั้ง AI การเดิมพัน 540 ล้านดอลลาร์ของ Marvell ใน XConn สะท้อนความสำคัญเชิงกลยุทธ์ของการควบคุมซิลิคอนสวิตช์เมื่อ fabric หน่วยความจำและตัวเร่งความเร็วบรรจบกัน
องค์กรที่ติดตั้งโครงสร้างพื้นฐาน AI ในปี 2026 และหลังจากนั้นต้องถือว่าการเลือกการเชื่อมต่อเป็นการตัดสินใจทางสถาปัตยกรรมลำดับแรก ทางเลือกระหว่าง NVLink กรรมสิทธิ์, UALink แบบเปิด และ CXL ที่เน้นหน่วยความจำจะกำหนดความยืดหยุ่น โครงสร้างต้นทุน และประสิทธิภาพเป็นเวลาหลายปีหลังการติดตั้ง
ผู้ชนะในเฟสถัดไปของการสร้างโครงสร้างพื้นฐาน AI จะเชี่ยวชาญทั้งสาม fabric พร้อมกัน ผู้ที่ถือว่าการเชื่อมต่อเป็นส่วนประกอบสินค้าโภคภัณฑ์จะพบว่าการลงทุน GPU ของพวกเขาทำงานได้ไม่ดีเมื่อกำแพงหน่วยความจำและข้อจำกัดแบนด์วิดท์จำกัดสิ่งที่ตัวเร่งความเร็วของพวกเขาสามารถบรรลุได้
