L'acquisition de XConn par Marvell pour 540 M$ annonce la prochaine phase de l'infrastructure IA

Marvell Technology s'est engagé à hauteur de 540 millions de dollars pour acquérir XConn Technologies le 6 janvier 2026, marquant la plus grande acquisition sur le marché du silicium de commutation CXL à ce jour [1]. L'accord intervient alors que les centres de données IA font face à une crise structurelle : la bande passante mémoire est devenue le goulot d'étranglement principal limitant les performances des clusters GPU, et les interconnexions traditionnelles ne peuvent suivre le rythme des demandes de modèles dépassant 100 milliards de paramètres [2]. Avec CXL 4.0 permettant des pools de mémoire de plus de 100 téraoctets et UALink 1.0 promettant une alternative ouverte au NVLink propriétaire de NVIDIA, la couche d'interconnexion est devenue le champ de bataille critique de l'infrastructure pour 2026 et au-delà [3][4].

TL;DR

• Marvell acquiert XConn pour 540 millions de dollars (60% en espèces, 40% en actions), gagnant le leadership dans le silicium de commutation hybride PCIe/CXL [1][5].
• CXL 4.0 permet des pools de mémoire de plus de 100 To avec une bande passante de 1,5 To/s sur plusieurs racks, adressant le mur de mémoire de l'IA [6][7].
• UALink 1.0 délivre 200 Gb/s par voie pour jusqu'à 1 024 accélérateurs, défiant la domination du NVLink de NVIDIA [8][9].
• Le marché des commutateurs hybrides atteindra 2,2 milliards de dollars d'ici 2026, avec un TCAC de 12,3% [10].
• Les produits PCIe Gen6 et CXL 3.1 commencent à être livrés mi-2026, forçant des mises à niveau d'infrastructure dans tous les déploiements IA [11][12].

La crise du mur de mémoire moteur de l'investissement dans les interconnexions

L'infrastructure IA a atteint un mur structurel. La bande passante mémoire, les interconnexions de packaging et la gestion thermique contraignent désormais les performances plus que la puissance de calcul brute des GPU [13]. Le directeur financier de SK Hynix a confirmé que l'entreprise a "déjà vendu toute notre offre HBM 2026", tandis que Micron rapporte que la capacité de mémoire haute bande passante reste entièrement réservée jusqu'à l'année civile 2026 [14][15].

Les chiffres dressent un tableau clair du goulot d'étranglement :

Contrainte	Statut	Impact
Approvisionnement HBM	Épuisé jusqu'en 2026	TAM projeté à 100 Mrd$ d'ici 2028 [16]
Packaging CoWoS	"Très tendu" selon le PDG de TSMC	Limite la production de GPU [17]
Prix de la mémoire	Augmentation de 50% projetée jusqu'au T2 2026	Escalade des coûts d'infrastructure [18]
Mémoire serveur DDR5	Augmentation de prix de 30-40% au T4 2025	Doublement possible d'ici 2026 [19]

Les interconnexions traditionnelles aggravent le problème. Un modèle de 70 milliards de paramètres avec un contexte de 128K et une taille de lot de 32 peut nécessiter plus de 150 Go pour le cache KV seul [20]. Déplacer des données entre accélérateurs à une vitesse suffisante nécessite des interconnexions fonctionnant à des téraoctets par seconde.

"Les véritables goulots d'étranglement ne sont plus les GPU eux-mêmes, mais la bande passante mémoire, les interconnexions de packaging, la gestion thermique et l'alimentation électrique", note l'analyse de Fusion Worldwide [17].

Le pooling de mémoire CXL fournit une solution : stocker le cache KV dans la mémoire CXL mutualisée tout en gardant les couches chaudes dans la VRAM du GPU [20]. Atteignant une accélération de 3,8x par rapport au RDMA 200G et 6,5x par rapport au RDMA 100G, CXL réduit dramatiquement le temps jusqu'au premier token (TTFT) pour les charges de travail d'inférence [21].

Pourquoi Marvell a payé 540 millions de dollars pour XConn

XConn Technologies occupe une position unique sur le marché des interconnexions : l'entreprise a développé le premier commutateur hybride de l'industrie supportant à la fois CXL et PCIe sur une seule puce [1][22]. L'acquisition de Marvell cible trois capacités stratégiques :

Stack technologique prêt pour la production

XConn livre des produits sur plusieurs générations :

Produit	Standard	Statut
Commutateurs actuels	PCIe 5.0 / CXL 2.0	Livraison en production [22]
Apollo 2	PCIe 6.2 / CXL 3.1	Échantillonnage (lancé en mars 2025) [23]
Prochaine génération	PCIe 7.0 / CXL 4.0	Développement [24]

Le commutateur hybride Apollo 2 intègre CXL 3.1 et PCIe Gen 6.2 sur une seule puce, offrant le support des derniers standards à leur entrée en production [23].

Avantages de timing

L'acquisition se conclut début 2026, positionnant Marvell pour capturer le cycle de transition PCIe Gen6 [5]. PCIe Gen6 double la bande passante à 64 Gbps par voie mais divise par deux la distance d'intégrité du signal, forçant les concepteurs de serveurs à déployer des retimers sur presque toutes les voies [25]. Chaque serveur livré avec des accélérateurs de nouvelle génération nécessitera ce silicium.

2026 marque également l'adoption précoce des architectures de pooling de mémoire CXL, nécessitant des modules de connectivité permettant aux processeurs d'"emprunter" de la mémoire aux appareils adjacents [25]. L'approche hybride de XConn répond aux deux exigences simultanément.

Structure de la transaction

Marvell structure la transaction à environ 60% en espèces et 40% en actions, valorisée à 540 millions de dollars au total [1][5]. La contrepartie mixte signale la confiance dans l'intégration à long terme tout en gérant les sorties de trésorerie.

Matt Murphy, PDG de Marvell, a caractérisé la logique stratégique : "XConn est le leader de l'innovation dans la technologie d'interconnexion de nouvelle génération pour les applications de calcul haute performance et d'IA" [1].

CXL 4.0 : Pooling de mémoire à une échelle sans précédent

Le Consortium CXL a publié CXL 4.0 le 18 novembre 2025, doublant la bande passante à 128 GT/s avec l'intégration PCIe 7.0 [6][26]. La spécification introduit des capacités qui changent fondamentalement la façon dont les architectes d'infrastructure IA conçoivent les systèmes de mémoire.

Avancées techniques principales

Caractéristique	CXL 3.x	CXL 4.0
Bande passante	64 GT/s	128 GT/s [6]
Base PCIe	PCIe 6.0	PCIe 7.0 [26]
Bande passante port groupé	N/A	1,5 To/s [7]
Échelle du pool de mémoire	Rack unique	Multi-rack (100+ To) [27]

CXL 4.0 introduit les ports groupés, permettant aux hôtes et appareils d'agréger plusieurs ports physiques en attachements logiques uniques [26]. Une seule connexion groupée peut délivrer 1,5 To/s de bande passante tout en maintenant un modèle logiciel simplifié [7].

Caractéristiques de latence

CXL fournit un accès à sémantique mémoire avec une latence dans la plage de 200-500 nanosecondes [28]. Pour comparaison :

Technologie	Latence typique
DRAM locale	~100 ns
Mémoire CXL	200-500 ns [28]
Stockage NVMe	~100 microsecondes [28]
Partage basé sur le stockage	>10 millisecondes [28]

La latence de 200-500 ns permet un partage de mémoire dynamique et à grain fin entre les nœuds de calcul que les approches basées sur le stockage ne peuvent égaler [28].

Impact sur l'infrastructure

Le pooling de mémoire CXL a réduit le coût total de possession des hyperscalers d'environ 15-20% pour les charges de travail intensives en mémoire [29]. La technologie résout le problème de la mémoire inutilisée en permettant à la capacité non utilisée sur un serveur de servir des charges de travail sur un autre.

Les charges de travail d'inférence IA nécessitant des centaines de téraoctets peuvent désormais accéder à des pools de mémoire partagée entre racks avec cohérence de cache [27]. La capacité multi-rack représente un changement fondamental par rapport à l'architecture de mémoire serveur unique qui a dominé la conception des centres de données pendant des décennies.

Calendrier de déploiement

Phase	Calendrier	Capacité
Échantillonnage silicium CXL 3.1	S1 2026 [12]	Vitesses PCIe 6.0, pooling par rack
Échantillonnage produit CXL 4.0	Fin 2026 [7]	128 GT/s, multi-rack
Production multi-rack	2026-2027 [30]	Pools 100+ To, désagrégation complète

AMD a annoncé la Série Versal Premium Gen 2 comme première plateforme FPGA supportant CXL 3.1 et PCIe Gen6, avec des échantillons de silicium attendus début 2026 et des unités de production mi-2026 [12].

UALink 1.0 : L'alternative ouverte au NVLink

Le Consortium Ultra Accelerator Link a publié UALink 1.0 le 8 avril 2025, établissant un standard ouvert pour les interconnexions GPU/accélérateurs qui défie le NVLink propriétaire de NVIDIA [8][31]. Le consortium comprend AMD, Intel, Google, Microsoft, Meta, Broadcom, Cisco, HPE et AWS, avec Apple et Alibaba Cloud rejoignant au niveau du conseil d'administration en janvier 2025 [32][33].

Spécifications techniques

UALink 1.0 délivre des spécifications compétitives avec les offres actuelles de NVLink de NVIDIA :

Spécification	UALink 1.0	NVLink 4.0	NVLink 5.0
Bande passante par voie	200 Gb/s [8]	900 Go/s agrégé [34]	2 538 Go/s [34]
Max. accélérateurs dans le pod	1 024 [9]	256 théorique, 8 commercial [35]	576 théorique, 72 commercial [35]
Consortium	Standard ouvert [31]	Propriétaire NVIDIA	Propriétaire NVIDIA

Un groupe de quatre voies constitue une "Station", offrant une bande passante maximale de 800 Gbps bidirectionnelle [36]. Les concepteurs de systèmes peuvent faire évoluer le nombre d'accélérateurs et la bande passante allouée à chaque accélérateur de manière indépendante [36].

Positionnement concurrentiel

UALink combine des éléments de PCI-Express, Infinity Fabric d'AMD et Ethernet SerDes modifié pour créer une interconnexion spécialement conçue pour les fabrics de mémoire d'accélérateurs [37]. La spécification atteint "la même vitesse brute qu'Ethernet avec la latence des commutateurs PCIe" selon les documents du consortium [38].

La fonctionnalité de sécurité UALinkSec fournit la confidentialité des données et optionnellement l'intégrité des données incluant la protection contre la relecture, supportant le chiffrement et l'authentification sur tous les canaux de protocole [39].

Calendrier matériel

Le matériel UALink 1.0 entre en production dans la fenêtre 2026-2027 [40]. AMD et Intel livreront des accélérateurs supportant le standard, avec Astera Labs et Broadcom fournissant des commutateurs compatibles [40].

Upscale AI vise le T4 2026 pour les commutateurs UALink de scale-up [41]. La startup coréenne Panmnesia a annoncé la disponibilité d'échantillons de son commutateur Fabric PCIe 6.0/CXL 3.2 implémentant le routage basé sur les ports pour les fabrics CXL [42].

L'architecture à trois fabrics : Comment NVLink, CXL et UALink coexistent

L'infrastructure IA moderne nécessite de plus en plus que les trois fabrics d'interconnexion fonctionnent simultanément, chacun servant des fonctions distinctes au sein du cluster [43][44].

Rôles des fabrics

Fabric	Fonction principale	Profil de latence	Multi-fournisseur
NVLink	GPU-à-GPU (NVIDIA uniquement)	Plus élevé, optimisé bande passante	Non [45]
UALink	Accélérateur-à-accélérateur	Plus élevé, optimisé bande passante	Oui [37]
CXL	Cohérence CPU-Mémoire, pooling	Plus bas (200-500 ns)	Oui [28]

CXL utilise PCIe SerDes, résultant en des taux d'erreur plus bas et une latence plus basse avec une bande passante correspondante plus basse [44]. NVLink et UALink utilisent des SerDes de style Ethernet, échangeant des taux d'erreur et une latence plus élevés contre une bande passante significativement plus haute [44].

Chemin de convergence

CXL adresse l'expansion de capacité mémoire et le partage cohérent de données entre hôtes et accélérateurs [46]. UALink et NVLink (collectivement appelés "XLink" dans les discussions de l'industrie) fournissent des connexions directes point-à-point optimisées pour les échanges de données accélérateur-à-accélérateur [46].

Les architectures futures déploieront probablement CXL pour le pooling et le partage de mémoire entre hôtes, avec un scale-out distant sur les fabrics UALink et UltraEthernet [44]. Les commutateurs supportant à la fois CXL et UALink représentent le point de consolidation probable [44].

L'acquisition de XConn par Marvell cible directement la construction de silicium pour ces architectures de commutateurs convergents.

Implications infrastructure pour les déploiements 2026

Les organisations planifiant des déploiements d'infrastructure IA font face à des décisions critiques à mesure que les technologies d'interconnexion mûrissent. La transition nécessite de coordonner simultanément plusieurs cycles de mise à niveau.

Considérations d'alimentation et de refroidissement

Les interconnexions de nouvelle génération consomment une puissance significative au niveau du commutateur et du retimer. La distance de signal réduite de PCIe Gen6 force des composants actifs supplémentaires dans chaque conception de serveur [25].

Composant	Impact énergétique
Retimers PCIe Gen6	Requis sur la plupart des voies [25]
Commutateurs CXL	Nouvelle catégorie de budget énergétique
Agrégation de ports groupés	Puissance de port multipliée

Horizon de planification

Les équipes d'infrastructure doivent aligner plusieurs transitions technologiques :

Technologie	Disponibilité en production	Implication de planification
PCIe 6.0	Mi-2026 [12]	Renouvellement serveur requis
CXL 3.1	Mi-2026 [12]	Mise à niveau infrastructure de commutateurs
UALink 1.0	Fin 2026-2027 [40]	Décision de plateforme d'accélérateurs
CXL 4.0	Fin 2026-2027 [7]	Option d'architecture multi-rack

Considérations de verrouillage fournisseur

Le NVLink de NVIDIA reste propriétaire et étroitement couplé au matériel NVIDIA [45]. Les organisations déployant des accélérateurs non-NVIDIA ou recherchant la flexibilité multi-fournisseur devraient évaluer le matériel compatible UALink entrant en production en 2026-2027 [40].

CXL offre l'écosystème de fournisseurs le plus large, avec AMD, Intel, Samsung, SK Hynix, Micron et des dizaines de fournisseurs plus petits livrant des produits compatibles [47].

L'avantage Introl : Déployer une infrastructure d'interconnexion complexe

Le déploiement de ces technologies d'interconnexion nécessite une expertise spécialisée qui s'étend au-delà de l'installation traditionnelle de serveurs. Le câblage, la configuration des commutateurs et la conception de topologie pour les pools de mémoire CXL et les fabrics UALink exigent une exécution précise à grande échelle.

Introl maintient 550 ingénieurs de terrain spécialisés dans les déploiements de calcul haute performance sur 257 sites mondiaux [48]. Les installations de clusters GPU nécessitent de plus en plus l'intégration de commutateurs CXL, la gestion du placement des retimers et la validation des performances du fabric de bout en bout avant la mise en production.

Pour les organisations passant de dizaines à des milliers d'accélérateurs, les équipes de déploiement professionnelles comprennent les nuances des interconnexions de nouvelle génération. Les connexions en fibre optique s'étendant sur plus de 40 000 miles nécessitent une attention particulière aux exigences d'intégrité de signal que PCIe Gen6 et CXL 3.1 demandent [48][49].

Points clés par rôle

Planificateurs d'infrastructure

• Budgéter pour le renouvellement de serveurs PCIe Gen6 en 2026 ; les retimers ajoutent des coûts de composants et de la puissance
• Évaluer les fournisseurs de commutateurs CXL maintenant ; les délais s'allongeront à mesure que la demande augmente
• Planifier les dispositions de racks pour le pooling CXL multi-rack si les charges de travail d'inférence IA intensives en mémoire dominent

Équipes d'exploitation

• Développer les capacités de surveillance du fabric CXL avant le déploiement
• Former le personnel à la configuration de topologie UALink pour les environnements d'accélérateurs non-NVIDIA
• Établir des procédures de test d'intégrité de signal pour les distances PCIe Gen6

Décideurs stratégiques

• L'acquisition Marvell-XConn signale la consolidation ; s'attendre à moins de fournisseurs d'interconnexion, mais plus grands
• UALink fournit l'optionalité contre le verrouillage NVIDIA pour les achats d'accélérateurs
• Le pooling de mémoire CXL peut réduire le TCO de 15-20% pour les charges de travail appropriées ; valider par rapport à vos applications spécifiques

Perspectives : L'impératif des interconnexions

La couche d'interconnexion s'est transformée d'infrastructure passive en différenciateur actif pour les déploiements IA. Le pari de 540 millions de dollars de Marvell sur XConn reflète l'importance stratégique du contrôle du silicium de commutation alors que les fabrics de mémoire et d'accélérateurs convergent.

Les organisations déployant une infrastructure IA en 2026 et au-delà doivent traiter la sélection des interconnexions comme une décision architecturale de premier ordre. Le choix entre NVLink propriétaire, UALink ouvert et CXL axé sur la mémoire façonnera la flexibilité, la structure de coûts et les performances pendant des années après l'installation.

Les gagnants de la prochaine phase de construction d'infrastructure IA maîtriseront les trois fabrics simultanément. Ceux qui traitent les interconnexions comme des composants banalisés verront leurs investissements GPU sous-performer alors que les murs de mémoire et les contraintes de bande passante limitent ce que leurs accélérateurs peuvent accomplir.

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Références

[1] Marvell Technology. "Marvell to Acquire XConn Technologies, Expanding Leadership in AI Data Center Connectivity." Marvell Investor Relations. January 6, 2026. https://investor.marvell.com/news-events/press-releases/detail/1004/marvell-to-acquire-xconn-technologies-expanding-leadership-in-ai-data-center-connectivity

[2] Keysight. "Key Challenges in Scaling AI Data Center Clusters." Keysight Blogs. February 11, 2025. https://www.keysight.com/blogs/en/inds/2025/2/11/key-challenges-in-scaling-ai-data-center-clusters

[3] CXL Consortium. "CXL 4.0 Specification Release." November 18, 2025. https://computeexpresslink.org/

[4] UALink Consortium. "UALink 200G 1.0 Specification Release." April 8, 2025. https://ualinkconsortium.org/

[5] Yahoo Finance. "Marvell to Acquire XConn Technologies, Expanding Leadership in AI Data Center Connectivity." January 6, 2026. https://finance.yahoo.com/news/marvell-acquire-xconn-technologies-expanding-140000224.html

[6] Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." November 24, 2025. https://blocksandfiles.com/2025/11/24/cxl-4/

[7] Introl. "CXL 4.0 and the Interconnect Wars: How AI Memory Is Reshaping Data Center Architecture." December 2025. https://introl.com/blog/cxl-4-0-specification-interconnect-wars-december-2025

[8] The Register. "UALink debuts its first AI interconnect spec." April 8, 2025. https://www.theregister.com/2025/04/08/ualink_200g_version_1/

[9] Data Center Dynamics. "UALink Consortium releases 200G 1.0 specification for AI accelerator interconnects." April 2025. https://www.datacenterdynamics.com/en/news/ualink-consortium-releases-200g-10-specification-for-ai-accelerator-interconnects/

[10] Grand View Research. "Hybrid Switch Market Report." 2025. Via StockTitan analysis. https://www.stocktitan.net/news/MRVL/marvell-to-acquire-x-conn-technologies-expanding-leadership-in-ai-72p1mhcm3x06.html

[11] Network Computing. "Choosing the Right Interconnect for Tomorrow's AI Applications." 2025. https://www.networkcomputing.com/data-center-networking/choosing-the-right-interconnect-for-tomorrow-s-ai-applications

[12] All About Circuits. "AMD First to Release FPGA Devices With CXL 3.1 and PCIe Gen6." 2025. https://www.allaboutcircuits.com/news/amd-first-release-fpga-devices-with-cxl-3.1-pcie-gen6/

[13] AInvest. "The Critical AI Memory Infrastructure Bottleneck and Its Investment Implications." December 2025. https://www.ainvest.com/news/critical-ai-memory-infrastructure-bottleneck-investment-implications-2512/

[14] Medium. "Memory Supercycle: How AI's HBM Hunger Is Squeezing DRAM." December 2025. https://medium.com/@Elongated_musk/memory-supercycle-how-ais-hbm-hunger-is-squeezing-dram-and-what-to-own-79c316f89586

[15] Introl. "The AI Memory Supercycle: How HBM Became AI's Most Critical Bottleneck." 2026. https://introl.com/blog/ai-memory-supercycle-hbm-2026

[16] Medium. "The Next Five Years of Memory, And Why It Will Decide AI's Pace." 2025. https://medium.com/@Elongated_musk/the-next-five-years-of-memory-and-why-it-will-decide-ais-pace-27c4318fe963

[17] Fusion Worldwide. "Inside the AI Bottleneck: CoWoS, HBM, and 2-3nm Capacity Constraints Through 2027." 2025. https://www.fusionww.com/insights/blog/inside-the-ai-bottleneck-cowos-hbm-and-2-3nm-capacity-constraints-through-2027

[18] Counterpoint Research. Via Catalyst Data Solutions. "Memory Shortage in 2026: How AI Demand Is Reshaping Supply?" https://www.catalystdatasolutionsinc.com/the-lab/ddr5-memory-shortage-2026/

[19] Catalyst Data Solutions. "Memory Shortage in 2026: How AI Demand Is Reshaping Supply?" 2026. https://www.catalystdatasolutionsinc.com/the-lab/ddr5-memory-shortage-2026/

[20] Medium. "CXL: The Secret Weapon to Solving the AI Memory Wall." January 2026. https://medium.com/@tanmaysorte25/cxl-the-secret-weapon-to-solving-the-ai-memory-wall-c22f93e8547d

[21] CXL Consortium. "Overcoming the AI Memory Wall: How CXL Memory Pooling Powers the Next Leap in Scalable AI Computing." 2025. https://computeexpresslink.org/blog/overcoming-the-ai-memory-wall-how-cxl-memory-pooling-powers-the-next-leap-in-scalable-ai-computing-4267/

[22] Data Center Dynamics. "Marvell acquires PCIe and CXL switch provider XConn Technologies for $540m." January 2026. https://www.datacenterdynamics.com/en/news/marvell-acquires-pcie-and-cxl-switch-provider-xconn-technologies-for-540m/

[23] XConn Technologies. "Apollo 2 Hybrid Switch Launch." March 2025. Via Marvell acquisition materials.

[24] CXL Consortium. "CXL Roadmap." 2025. Via VideoCardz. https://videocardz.com/newz/cxl-4-0-spec-moves-to-pcie-7-0-doubles-bandwidth-over-cxl-3-0

[25] Network Computing. "The transition to PCIe Gen 6 is the critical driver for 2026." 2025. https://www.networkcomputing.com/data-center-networking/choosing-the-right-interconnect-for-tomorrow-s-ai-applications

[26] VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." November 2025. https://videocardz.com/newz/cxl-4-0-spec-moves-to-pcie-7-0-doubles-bandwidth-over-cxl-3-0

[27] Introl. "CXL 4.0 Infrastructure Planning Guide: Memory Pooling for AI at Scale." 2025. https://introl.com/blog/cxl-4-0-infrastructure-planning-guide-memory-pooling-2025

[28] CXL Consortium. "How CXL Transforms Server Memory Infrastructure." October 2025. https://computeexpresslink.org/wp-content/uploads/2025/10/CXL_Q3-2025-Webinar_FINAL.pdf

[29] KAD. "CXL Goes Mainstream: The Memory Fabric Era in 2026." 2026. https://www.kad8.com/hardware/cxl-opens-a-new-era-of-memory-expansion/

[30] GIGABYTE. "Revolutionizing the AI Factory: The Rise of CXL Memory Pooling." 2025. https://www.gigabyte.com/Article/revolutionizing-the-ai-factory-the-rise-of-cxl-memory-pooling

[31] Network World. "UALink releases inaugural GPU interconnect specification." April 2025. https://www.networkworld.com/article/3957541/ualink-releases-inaugural-gpu-interconnect-specification.html

[32] Blocks and Files. "The Ultra Accelerator Link Consortium has released its first spec." April 9, 2025. https://blocksandfiles.com/2025/04/09/the-ultra-accelerator-link-consortium-has-released-its-first-spec/

[33] The Next Platform. "Key Hyperscalers And Chip Makers Gang Up On Nvidia's NVSwitch Interconnect." May 30, 2024. https://www.nextplatform.com/2024/05/30/key-hyperscalers-and-chip-makers-gang-up-on-nvidias-nvswitch-interconnect/

[34] LoveChip. "UALink vs NVLink: What Is the Difference?" 2025. https://www.lovechip.com/blog/ualink-vs-nvlink-what-is-the-difference-

[35] The Next Platform. "UALink Fires First GPU Interconnect Salvo At Nvidia NVSwitch." April 8, 2025. https://www.nextplatform.com/2025/04/08/ualink-fires-first-gpu-interconnect-salvo-at-nvidia-nvswitch/

[36] Converge Digest. "UALink 1.0 Released for Low-Latency Scale-Up AI Accelerators." 2025. https://convergedigest.com/ualink-1-0-released-for-low-latency-scale-up-ai-accelerators/

[37] NAND Research. "Research Note: UALink Consortium Releases UALink 1.0." 2025. https://nand-research.com/research-note-ualink-consortium-releases-ualink-1-0/

[38] Astera Labs. "Building the Case for UALink: A Dedicated Scale-Up Memory Semantic Fabric." 2025. https://www.asteralabs.com/building-the-case-for-ualink-a-dedicated-scale-up-memory-semantic-fabric/

[39] UALink Consortium. "UALink 1.0 Specification." April 2025. Via Data Center Dynamics. https://www.datacenterdynamics.com/en/news/ualink-consortium-releases-200g-10-specification-for-ai-accelerator-interconnects/

[40] Futuriom. "UALink Offers Fresh Options for AI Networking." April 2025. https://www.futuriom.com/articles/news/ualink-spec-offers-fresh-scale-up-options/2025/04

[41] HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." December 2, 2025. https://www.hpcwire.com/2025/12/02/upscale-ai-eyes-late-2026-for-scale-up-ualink-switch/

[42] Blocks and Files. "Panmnesia pushes unified memory and interconnect design for AI superclusters." July 18, 2025. https://blocksandfiles.com/2025/07/18/panmnesia-cxl-over-xlink-ai-supercluster-architecture/

[43] Clussys. "Towards Tomorrow's AI Networking: RDMA and IP over CXL Fabric and More." June 18, 2024. https://clussys.github.io/blogs/2024-06-18-ai-networking

[44] Semi Engineering. "CXL Thriving As Memory Link." 2025. https://semiengineering.com/cxl-thriving-as-memory-link/

[45] ServeTheHome. "UALink will be the NVLink Standard Backed by AMD Intel Broadcom Cisco and More." 2024. https://www.servethehome.com/ualink-will-be-the-nvlink-standard-backed-by-amd-intel-broadcom-cisco-and-more/

[46] SlideShare. "Memory over Fabrics: An Open Journey from CXL to UALink in AI Infrastructure." 2025. https://www.slideshare.net/slideshow/memory-over-fabrics-an-open-journey-from-cxl-to-ualink-in-ai-infrastructure/276631394

[47] Wikipedia. "Compute Express Link." https://en.wikipedia.org/wiki/Compute_Express_Link

[48] Introl. "Company Overview." https://introl.com/coverage-area

[49] Rivosinc. "Ultra Ethernet Specification 1.0 – A Game Changer for AI Networking." 2025. https://www.rivosinc.com/resources/blog/ultra-ethernet-specification-1-0-a-game-changer-for-ai-networking

[50] SemiAnalysis. "The New AI Networks | Ultra Ethernet UEC | UALink vs Broadcom Scale Up Ethernet SUE." June 11, 2025. https://semianalysis.com/2025/06/11/the-new-ai-networks-ultra-ethernet-uec-ualink-vs-broadcom-scale-up-ethernet-sue/

[51] APNIC Blog. "Scale-up fabrics." June 3, 2025. https://blog.apnic.net/2025/06/03/scale-up-fabrics/

[52] EE Times. "DRAM Cannot Keep Up With AI Demand." 2025. https://www.eetimes.com/dram-cannot-keep-up-with-ai-demand/

[53] EE Times Asia. "Memory Becoming Chip Industry's Next Bottleneck Amid Strong AI Demand." 2025. https://www.eetasia.com/memory-becoming-chip-industrys-next-bottleneck-amid-strong-ai-demand/

[54] IAEME. "The Evolution of PCI Express: From Gen1 to Gen6 and Beyond." International Journal of Computer Engineering and Technology. 2025. https://iaeme.com/Home/article_id/IJCET_16_01_153

[55] ExoSwan. "Top AI Infrastructure Stocks 2026: Data Center Picks & Shovels." 2026. https://exoswan.com/ai-infrastructure-stocks