CoWoS y empaquetado avanzado: cómo la arquitectura de chips define el diseño de centros de datos
Actualizado el 11 de diciembre de 2025
Actualización de diciembre de 2025: TSMC demuestra refrigeración líquida directa al silicio en CoWoS logrando una resistencia térmica de 0,055°C/W a más de 2,6kW de TDP en interposers de 3.300mm². NVIDIA asegura más del 70% de la capacidad de CoWoS-L de TSMC para 2025. Los volúmenes de GPU Blackwell aumentan más del 20% trimestralmente hacia más de 2 millones de unidades anuales. El empaquetado avanzado se convierte en la principal restricción en el suministro de aceleradores de IA.
TSMC demostró refrigeración líquida directa al silicio integrada en su plataforma CoWoS en la conferencia IEEE ECTC 2025, logrando una resistencia térmica de unión a ambiente de 0,055 °C/W a un flujo de refrigerante de 40 ml/s—casi un 15% mejor que la refrigeración líquida con tapa con materiales de interfaz térmica.[^1] La demostración validó el funcionamiento sostenido por encima de 2,6 kW de TDP en un enorme interposer de 3.300 mm² que soporta múltiples dies lógicos y pilas de HBM. La tecnología de empaquetado avanzado ha evolucionado de ser una preocupación de fabricación de semiconductores a convertirse en un impulsor principal de la arquitectura de energía y refrigeración de centros de datos.
NVIDIA aseguró más del 70% de la capacidad de empaquetado avanzado CoWoS-L de TSMC para 2025, con volúmenes de envío de GPU de arquitectura Blackwell aumentando más del 20% cada trimestre hacia volúmenes anuales que superan los 2 millones de unidades.[^2] La asignación de capacidad refleja cómo el empaquetado avanzado se ha convertido en la restricción crítica en el suministro de aceleradores de IA. Los operadores de centros de datos que planifican inversiones en infraestructura deben entender cómo la tecnología de empaquetado afecta los sistemas que despliegan, desde los requisitos de suministro de energía hasta las demandas de refrigeración y los factores de forma físicos.
Entendiendo el empaquetado avanzado
El empaquetado avanzado integra múltiples dies de silicio en paquetes unificados que funcionan como chips únicos, habilitando capacidades imposibles con diseños monolíticos.
Tecnología CoWoS explicada
CoWoS (Chip-on-Wafer-on-Substrate) combina múltiples dies en un interposer de silicio, que luego se une a un sustrato de empaquetado.[^3] El interposer de silicio presenta interconexiones metálicas de alta densidad y vías a través del silicio (TSVs), proporcionando comunicación de datos de ultra alto ancho de banda y baja latencia entre dies. El resultado ofrece eficiencia energética mejorada, rendimiento térmico y factor de forma compacto, críticos para cargas de trabajo de IA, HPC y nube.
A diferencia de los paquetes tradicionales de un solo chip, CoWoS permite la integración heterogénea combinando SoCs, GPUs y pilas de memoria HBM en un solo paquete.[^3] La integración elimina las penalizaciones de ancho de banda y latencia de comunicarse a través de límites de paquetes. El ancho de banda de memoria que limita el rendimiento de IA aumenta dramáticamente cuando las pilas de HBM se sitúan a milímetros de los dies de cómputo en lugar de atravesar una PCB.
Variantes de CoWoS
NVIDIA adoptó el empaquetado avanzado CoWoS-L, integrando una capa de redistribución (RDL) con un interposer de silicio parcial (LSI).[^2] CoWoS-L mejora el tamaño y área del chip aumentando la densidad de transistores, permitiendo apilar más memoria de alto ancho de banda. Comparado con las tecnologías CoWoS-S y CoWoS-R, CoWoS-L ofrece rendimiento superior, mayor rendimiento de fabricación y mejor eficiencia de costos.
CoWoS-S (interposer de silicio) utiliza un interposer de silicio completo que abarca todos los dies. El enfoque proporciona el pitch de interconexión más fino pero limita el tamaño del paquete a los límites de fabricación del interposer de silicio. Los paquetes CoWoS-S actuales alcanzan aproximadamente 2,5 tamaños de retícula.
CoWoS-R (interposer RDL) reemplaza el interposer de silicio con una capa de redistribución orgánica, reduciendo costos a expensas de la densidad de interconexión. La tecnología es adecuada para aplicaciones que requieren paquetes grandes donde los interposers de silicio completos se vuelven prohibitivamente costosos.
Tecnologías competidoras
El EMIB (Embedded Multi-die Interconnect Bridge) de Intel conecta chiplets usando pequeños puentes de silicio incrustados directamente en el sustrato del paquete, eliminando la necesidad de un gran interposer de silicio.[^4] El enfoque reduce tanto el costo como la complejidad térmica en comparación con soluciones de interposer completo. EMIB es adecuado para diseños donde los dies se comunican en pares en lugar de requerir conectividad de malla completa.
La tecnología Foveros de Intel apila dies verticalmente usando vías a través del silicio o unión directa de cobre.[^4] El apilamiento 3D ofrece alta densidad de interconexión e integración de nodos heterogéneos a costa de consideraciones térmicas y de rendimiento más estrictas. La gestión térmica se vuelve especialmente desafiante cuando los dies que generan calor se apilan verticalmente.
CoWoS-L de TSMC sigue siendo la opción principal para GPUs de IA de alto rendimiento y aceleradores con mucho HBM a pesar de las alternativas competitivas.[^4] La madurez de producción de la tecnología y el rendimiento probado en niveles de potencia de aceleradores de IA la convierten en la opción predeterminada para diseños de vanguardia.
Implicaciones térmicas
El empaquetado avanzado concentra la generación de calor de maneras que desafían los enfoques de refrigeración tradicionales.
Desafíos de densidad de potencia
Un paquete CoWoS de 3.300 mm² que disipa más de 2,6 kW representa densidades de potencia que requieren refrigeración sofisticada más allá de las capacidades de refrigeración por aire.[^1] La potencia se concentra en dies de cómputo que ocupan una fracción del área total del paquete, creando puntos calientes térmicos que la densidad de potencia promedio del paquete subestima.
Las pilas de HBM que rodean los dies de cómputo generan calor adicional mientras requieren control de temperatura para mantener la fiabilidad de la memoria. Las especificaciones de HBM limitan las temperaturas de operación de manera más estricta de lo que toleran los dies lógicos. Los diseños de refrigeración deben abordar tanto las temperaturas pico de los dies lógicos como los requisitos térmicos distribuidos de HBM.
La progresión de GPUs de 300W a más de 700W en la generación actual y paquetes anticipados de más de 1000W en la próxima generación impulsa cambios fundamentales en la arquitectura térmica de centros de datos. Los enfoques de refrigeración por aire que manejaban generaciones anteriores no pueden escalar a los niveles de potencia actuales sin penalizaciones acústicas o energéticas inaceptables.
Integración de refrigeración líquida directa
La refrigeración líquida directa al silicio de TSMC integra canales microfluídicos directamente en la estructura del silicio, evitando los materiales de interfaz térmica para una impedancia térmica cercana a cero.[^1] El micro-enfriador integrado en silicio se une por fusión al reverso del chip, creando un contacto térmico íntimo que los enfoques basados en TIM no pueden igualar.
La tecnología permite el funcionamiento sostenido a niveles de potencia que abrumarían los paquetes con tapa con placas frías externas. Los centros de datos que despliegan aceleradores de IA de próxima generación pueden requerir este nivel de integración térmica en lugar de adaptar la refrigeración existente a cargas de mayor potencia.
La integración a nivel de paquete traslada la responsabilidad de refrigeración hacia los fabricantes de semiconductores y proveedores de sistemas en lugar de los operadores de centros de datos. Las organizaciones que especifican infraestructura de IA deben entender qué soluciones térmicas emplean sus sistemas elegidos y qué requisitos de instalación imponen esas soluciones.
Requisitos de refrigeración de instalaciones
La refrigeración líquida a nivel de chip aún requiere rechazo de calor a nivel de instalación. La carga térmica se mueve del chip al circuito de refrigerante a la infraestructura de refrigeración del centro de datos. Los diseños de instalaciones deben acomodar la distribución de refrigerante, intercambiadores de calor y el rechazo final de calor independientemente de cuán eficientemente los chips se acoplen al refrigerante.
Los racks de alta densidad habilitados por el empaquetado avanzado pueden concentrar más de 100 kW en posiciones de rack individuales. La concentración crea demandas de refrigeración localizadas que los enfoques basados en filas o salas luchan por abordar. Se hacen necesarios intercambiadores de calor en puertas traseras, unidades de refrigeración en fila o infraestructura de refrigeración líquida directa al chip.
Los requisitos de suministro y tratamiento de agua aumentan con el despliegue de refrigeración líquida. La calidad del refrigerante afecta tanto el rendimiento térmico como la longevidad del equipo. Los centros de datos deben aprovisionar tratamiento de agua o especificar sistemas de circuito cerrado que minimicen las dependencias de la calidad del agua.
Consideraciones de suministro de energía
Los paquetes avanzados requieren sistemas de suministro de energía que coincidan con las mayores demandas de corriente y requisitos de regulación de voltaje más estrictos.
Ubicación de reguladores de voltaje
El suministro de alta corriente a paquetes avanzados se beneficia de reguladores de voltaje posicionados cerca del paquete. La corta distancia reduce las pérdidas resistivas y mejora la respuesta transitoria cuando la demanda de energía cambia rápidamente. Los diseños de placas colocan cada vez más los VRMs inmediatamente adyacentes a los paquetes de GPU.
Los niveles de corriente que alcanzan cientos de amperios a voltajes por debajo de 1V crean requisitos desafiantes de distribución de energía. El número de capas de PCB y los pesos de cobre aumentan para transportar corriente sin pérdidas excesivas o aumento de temperatura. La complejidad y el costo del diseño de placas aumentan junto con la potencia del paquete.
El diseño de la red de distribución de energía (PDN) afecta tanto la eficiencia en estado estacionario como la estabilidad transitoria. Las cargas de trabajo de IA exhiben transiciones de potencia rápidas cuando los cálculos por lotes comienzan y terminan. El PDN debe suministrar picos de corriente sin caídas de voltaje que causen errores.
Infraestructura de energía de instalaciones
La infraestructura de energía del centro de datos debe acomodar tanto los aumentos de potencia total como los aumentos de densidad de potencia. Un rack que requiere 100 kW necesita infraestructura eléctrica que pocas instalaciones aprovisionan por defecto. La capacidad de los conductos de barras, las clasificaciones de PDU y el número de circuitos derivados requieren validación contra los planes de despliegue reales.
La eficiencia energética a nivel de instalación afecta significativamente el costo total de propiedad. Los paquetes avanzados que logran mejor rendimiento por vatio reducen las cargas de refrigeración junto con los costos de cómputo. Sin embargo, el beneficio se realiza solo si la infraestructura de la instalación opera eficientemente en el rango de potencia relevante.
Los sistemas de energía de respaldo enfrentan nuevos desafíos de la infraestructura de IA de alta densidad. La capacidad de UPS y generadores debe coincidir con la carga máxima de la instalación mientras proporciona tiempo de ejecución adecuado para un apagado ordenado. El costo de capital de la energía de respaldo escala con la carga protegida, aumentando la inversión en infraestructura.
Factores de forma físicos
El empaquetado avanzado afecta los factores de forma físicos a lo largo de toda la jerarquía del sistema.
Dimensiones del paquete
Las restricciones de tamaño del interposer limitan cuántos dies y pilas de HBM caben en un solo paquete. Los paquetes CoWoS actuales abarcan múltiples tamaños de retícula, acercándose a los límites del equipo de fabricación. El crecimiento del tamaño del paquete permite más capacidad por paquete pero desafía los diseños de socket y placa.
La altura del paquete aumenta con el número de pilas de HBM. Cada pila de HBM agrega dimensión vertical que los diseños de socket y disipador deben acomodar. Los diseños de sistemas que equilibran el número de paquetes contra las restricciones de altura hacen diferentes compensaciones que generaciones anteriores.
Los patrones de matriz de bolas (BGA) para paquetes avanzados incluyen miles de conexiones para energía, señal y tierra. Los diseños de socket deben contactar de manera confiable todas las conexiones mientras permiten la remoción del paquete para servicio. La ingeniería mecánica de sockets de alto conteo de pines afecta la capacidad de servicio del sistema.
Diseño de placa y sistema
Los diseños de placa madre para paquetes avanzados dedican un área sustancial al suministro de energía, canales de memoria e interconexiones de alta velocidad. El espacio de placa requerido por paquete puede limitar cuántos paquetes caben en una sola placa. Los diseños de sistemas eligen entre menos paquetes grandes o más paquetes pequeños basándose en los requisitos de carga de trabajo.
Los factores de forma de servidores evolucionan para acomodar los requisitos de paquetes avanzados. Las restricciones de altura en factores de forma estándar de 1U y 2U entran en conflicto con las soluciones de refrigeración para paquetes de alta potencia. Los diseños de servidores de IA construidos específicamente priorizan el rendimiento térmico sobre la densidad de rack.
La densidad de potencia del rack aumenta a medida que los paquetes se vuelven más capaces dentro de factores de forma constantes. Las instalaciones diseñadas para 10-15 kW por rack encuentran que la infraestructura de IA requiere 50-100+ kW por rack. El desajuste entre la infraestructura instalada y los requisitos de despliegue crea situaciones costosas de adaptación.
Implicaciones de la cadena de suministro
Las restricciones de capacidad de empaquetado avanzado afectan la disponibilidad de infraestructura de IA y los horizontes de planificación.
Asignación de capacidad
TSMC planea expandir ocho instalaciones de CoWoS a corto plazo, incluyendo instalaciones en ChiaYi Science Park y ubicaciones adquiridas de Innolux.[^5] Los proveedores de equipos de semiconductores confirman que TSMC y actores no-TSMC incluyendo ASE, Amkor y UMC
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