CoWoSと先進パッケージング：チップアーキテクチャがデータセンター設計を形作る仕組み

2025年12月11日更新

2025年12月アップデート: TSMCは、3,300mm²インターポーザ上で2.6kW以上のTDPにおいて0.055°C/Wの熱抵抗を達成するCoWoS上のダイレクト・トゥ・シリコン液体冷却を実証。NVIDIAは2025年のTSMC CoWoS-L生産能力の70%以上を確保。Blackwell GPUの出荷量は四半期ごとに20%以上増加し、年間200万台以上を目指す。先進パッケージングがAIアクセラレータ供給における主要な制約となっている。

TSMCは2025年IEEE ECTCカンファレンスにて、CoWoSプラットフォームに統合されたダイレクト・トゥ・シリコン液体冷却を発表し、冷却液流量40 ml/sにおいてジャンクション-周囲間熱抵抗0.055 °C/Wを達成した。これは熱界面材料を使用したリッド付き液体冷却よりも約15%優れた性能である。[^1] この実証は、複数のロジックダイとHBMスタックを搭載した巨大な3,300 mm²インターポーザ上で2.6 kW TDPを超える持続的な動作を検証した。先進パッケージング技術は、半導体製造の課題からデータセンターの電力および冷却アーキテクチャの主要な推進力へと進化している。

NVIDIAは2025年のTSMC CoWoS-L先進パッケージング生産能力の70%以上を確保し、Blackwellアーキテクチャの GPU出荷量は四半期ごとに20%以上増加して年間200万台以上を目指している。[^2] この生産能力の割り当ては、先進パッケージングがAIアクセラレータ供給における重要な制約となっていることを反映している。インフラ投資を計画するデータセンター運営者は、パッケージング技術が導入するシステムにどのような影響を与えるか—電力供給要件から冷却需要、物理的フォームファクタに至るまで—を理解する必要がある。

先進パッケージングの理解

先進パッケージングは複数のシリコンダイを統合し、モノリシック設計では不可能な機能を実現する単一チップとして機能するパッケージを作成する。

CoWoS技術の解説

CoWoS（Chip-on-Wafer-on-Substrate）は、複数のダイをシリコンインターポーザ上に配置し、それをパッケージ基板に接合する技術である。[^3] シリコンインターポーザは高密度の金属配線とシリコン貫通ビア（TSV）を備え、ダイ間の超高帯域幅・低レイテンシのデータ通信を可能にする。その結果、AI、HPC、クラウドワークロードに不可欠な電力効率、熱性能、コンパクトなフットプリントの向上を実現する。

従来のシングルチップパッケージとは異なり、CoWoSはSoC、GPU、HBMメモリスタックを単一パッケージに組み合わせるヘテロジニアス集積を可能にする。[^3] この統合により、パッケージ境界を越えた通信に伴う帯域幅とレイテンシのペナルティが解消される。AI性能を制限するメモリ帯域幅は、HBMスタックがPCB上ではなくコンピュートダイから数ミリメートルの位置に配置されることで劇的に向上する。

CoWoSのバリエーション

NVIDIAはCoWoS-L先進パッケージングを採用し、再配線層（RDL）と部分的シリコンインターポーザ（LSI）を統合した。[^2] CoWoS-Lはトランジスタ密度を高めることでチップサイズと面積を拡大し、より多くの高帯域幅メモリのスタッキングを可能にする。CoWoS-SおよびCoWoS-R技術と比較して、CoWoS-Lは優れた性能、高い歩留まり、より良いコスト効率を提供する。

CoWoS-S（シリコンインターポーザ）は、すべてのダイにまたがるフルサイズのシリコンインターポーザを使用する。このアプローチは最も微細な配線ピッチを提供するが、パッケージサイズはシリコンインターポーザの製造限界に制約される。現在のCoWoS-Sパッケージは約2.5レチクルサイズに達している。

CoWoS-R（RDLインターポーザ）は、シリコンインターポーザを有機再配線層で置き換え、配線密度を犠牲にしてコストを削減する。この技術は、フルシリコンインターポーザが法外に高価になる大型パッケージを必要とするアプリケーションに適している。

競合技術

IntelのEMIB（Embedded Multi-die Interconnect Bridge）は、パッケージ基板に直接埋め込まれた小さなシリコンブリッジを使用してチップレットを接続し、大型シリコンインターポーザの必要性を排除する。[^4] このアプローチは、フルインターポーザソリューションと比較してコストと熱的複雑さの両方を削減する。EMIBは、ダイがフルメッシュ接続を必要とするのではなく、ペアで通信する設計に適している。

IntelのFoveros技術は、シリコン貫通ビアまたは銅直接接合を使用してダイを垂直にスタッキングする。[^4] この3Dスタッキングは、より厳格な熱的および歩留まりの考慮を犠牲にして、高い配線密度とヘテロジニアスノード統合を提供する。熱管理は、発熱するダイが垂直にスタックされる場合に特に困難になる。

TSMCのCoWoS-Lは、競合する代替技術にもかかわらず、高性能AI GPUおよびHBM重視のアクセラレータの主要なオプションであり続けている。[^4] この技術の製造成熟度とAIアクセラレータの電力レベルにおける実証済みの性能により、最先端設計のデフォルトの選択肢となっている。

熱的影響

先進パッケージングは、従来の冷却アプローチを困難にする方法で発熱を集中させる。

電力密度の課題

2.6+ kWを消費する3,300 mm² CoWoSパッケージは、空冷能力を超える高度な冷却を必要とする電力密度を表している。[^1] 電力は総パッケージ面積のごく一部を占めるコンピュートダイに集中し、平均パッケージ電力密度では表現しきれない熱ホットスポットを生成する。

コンピュートダイを取り囲むHBMスタックは追加の熱を発生させながら、メモリの信頼性を維持するための温度制御を必要とする。HBM仕様は、ロジックダイが許容する温度よりも厳格に動作温度を制限する。冷却設計は、ピークロジックダイ温度と分散したHBMの熱要件の両方に対応する必要がある。

300W GPUから700W以上の現行世代、そして予想される1000W以上の次世代パッケージへの進化は、データセンターの熱アーキテクチャに根本的な変化をもたらしている。前世代を処理していた空冷アプローチは、許容できない騒音や電力ペナルティなしに現在の電力レベルにスケールできない。

ダイレクト液体冷却の統合

TSMCのダイレクト・トゥ・シリコン液体冷却は、シリコン構造に直接マイクロ流体チャネルを埋め込み、熱界面材料をバイパスしてほぼゼロの熱インピーダンスを実現する。[^1] Si統合マイクロクーラーはチップの裏面にフュージョンボンドされ、TIMベースのアプローチでは達成できない密接な熱接触を実現する。

この技術は、リッド付きパッケージと外部コールドプレートでは対応できない電力レベルでの持続的な動作を可能にする。次世代AIアクセラレータを導入するデータセンターは、既存の冷却を高電力負荷に後付けするのではなく、このレベルの熱統合を必要とする可能性がある。

パッケージレベルでの統合により、冷却の責任はデータセンター運営者から半導体メーカーやシステムベンダーへとシフトする。AIインフラを指定する組織は、選択したシステムがどの熱ソリューションを採用しているか、そしてそれらのソリューションが施設にどのような要件を課すかを理解する必要がある。

施設冷却要件

チップレベルの液体冷却でも、施設レベルでの排熱は依然として必要である。熱負荷はチップから冷却液ループ、そしてデータセンターの冷却インフラへと移動する。施設設計は、チップが冷却液にどれだけ効率的に結合されるかに関係なく、冷却液の分配、熱交換器、最終的な排熱を収容する必要がある。

先進パッケージングによって可能になった高密度ラックは、単一ラック位置に100+ kWを集中させる可能性がある。この集中は、列ベースまたは部屋ベースのアプローチでは対応が困難な局所的な冷却需要を生み出す。リアドアヒートエクスチェンジャー、列内冷却ユニット、またはダイレクト・トゥ・チップ液体冷却インフラが必要になる。

液体冷却の導入に伴い、水の供給と処理の要件が増加する。冷却液の品質は熱性能と機器の寿命の両方に影響する。データセンターは、水処理を準備するか、水質への依存を最小限に抑える閉ループシステムを指定する必要がある。

電力供給の考慮事項

先進パッケージは、増大する電流需要とより厳格な電圧調整要件に対応する電力供給システムを必要とする。

電圧レギュレータの配置

先進パッケージへの高電流供給は、パッケージ近くに配置された電圧レギュレータの恩恵を受ける。短い距離により抵抗損失が減少し、電力需要が急速に変化した際の過渡応答が改善される。ボード設計では、VRMをGPUパッケージの直近に配置することが増えている。

1V未満の電圧で数百アンペアに達する電流レベルは、困難な電力分配要件を生み出す。PCBの層数と銅の厚さは、過度の損失や温度上昇なしに電流を運ぶために増加する。パッケージ電力とともにボード設計の複雑さとコストが増加する。

電力分配ネットワーク（PDN）設計は、定常状態の効率と過渡安定性の両方に影響する。AIワークロードは、バッチ計算の開始と完了に伴う急速な電力遷移を示す。PDNは、エラーを引き起こす電圧降下なしに電流サージを供給する必要がある。

施設電力インフラ

データセンターの電力インフラは、総電力の増加と電力密度の増加の両方に対応する必要がある。100 kWを必要とするラックには、デフォルトで準備している施設はほとんどない電気インフラが必要である。バスウェイ容量、PDU定格、分岐回路数はすべて、実際の導入計画に対して検証する必要がある。

施設レベルの電力効率は、総所有コストに大きく影響する。ワットあたりの性能が向上した先進パッケージは、コンピュートコストとともに冷却負荷を削減する。ただし、その恩恵は、施設インフラが関連する電力範囲で効率的に動作する場合にのみ実現される。

バックアップ電源システムは、高密度AIインフラからの新たな課題に直面している。UPSおよび発電機容量は、グレースフルシャットダウンに十分なランタイムを提供しながら、施設のピーク負荷に対応する必要がある。バックアップ電源の資本コストは保護される負荷に比例してスケールし、インフラ投資を増加させる。

物理的フォームファクタ

先進パッケージングは、システム階層全体の物理的フォームファクタに影響を与える。

パッケージ寸法

インターポーザのサイズ制約により、単一パッケージに収まるダイとHBMスタックの数が制限される。現在のCoWoSパッケージは複数のレチクルサイズにまたがり、製造装置の限界に近づいている。パッケージサイズの拡大により、パッケージあたりの能力は向上するが、ソケットとボード設計に課題をもたらす。

HBMスタック数の増加に伴い、パッケージの高さが増加する。各HBMスタックは、ソケットとヒートシンク設計が対応する必要のある垂直方向の寸法を追加する。パッケージ数と高さの制約のバランスをとるシステム設計は、前世代とは異なるトレードオフを行う。

先進パッケージのボールグリッドアレイ（BGA）パターンには、電源、信号、グラウンド用の数千の接続が含まれる。ソケット設計は、サービスのためのパッケージの取り外しを可能にしながら、すべての接続に確実に接触する必要がある。高ピン数ソケットの機械工学がシステムの保守性に影響する。

ボードとシステム設計

先進パッケージ用のマザーボード設計は、電力供給、メモリチャネル、高速相互接続にかなりの面積を割り当てる。パッケージあたりに必要なボード面積により、単一ボードに収まるパッケージ数が制限される可能性がある。システム設計は、ワークロード要件に基づいて、少数の大型パッケージか多数の小型パッケージかを選択する。

サーバーのフォームファクタは、先進パッケージの要件に対応するために進化している。標準的な1Uおよび2Uフォームファクタの高さ制約は、高電力パッケージの冷却ソリューションと矛盾する。専用のAIサーバー設計は、ラック密度よりも熱性能を優先している。

パッケージが一定のフォームファクタ内でより高性能になるにつれて、ラック電力密度が増加する。1ラックあたり10-15 kW用に設計された施設は、1ラックあたり50-100+ kWを必要とするAIインフラに対応する必要がある。設置されたインフラと導入要件の不一致は、高額な改修状況を生み出す。

サプライチェーンへの影響

先進パッケージングの生産能力制約は、AIインフラの可用性と計画期間に影響を与える。

生産能力の割り当て

TSMCは短期的に、嘉義科学園区および買収したInnoluxの施設を含む8つのCoWoS施設を拡張する計画である。[^5] 半導体装置サプライヤーは、TSMCおよびASE、Amkor、UMCを含む非TSMCプレーヤーが

[翻訳のため内容省略]