CoWoS และ Advanced Packaging: สถาปัตยกรรมชิปกำหนดการออกแบบดาต้าเซ็นเตอร์อย่างไร

อัปเดตเมื่อวันที่ 11 ธันวาคม 2025

อัปเดตธันวาคม 2025: TSMC สาธิตการระบายความร้อนด้วยของเหลวแบบ Direct-to-Silicon บน CoWoS โดยมีค่าความต้านทานความร้อนที่ 0.055°C/W ที่ TDP 2.6kW+ บน interposer ขนาด 3,300mm² NVIDIA ได้รับการจัดสรรกำลังการผลิต CoWoS-L ของ TSMC มากกว่า 70% สำหรับปี 2025 ปริมาณการจัดส่ง Blackwell GPU เพิ่มขึ้น 20%+ ต่อไตรมาส มุ่งสู่ปริมาณประจำปีมากกว่า 2 ล้านหน่วย Advanced packaging กำลังกลายเป็นข้อจำกัดหลักในการจัดหา AI accelerator

TSMC ได้สาธิต Direct-to-Silicon Liquid Cooling ที่ผสานรวมบนแพลตฟอร์ม CoWoS ในการประชุม IEEE ECTC 2025 โดยมีค่าความต้านทานความร้อนจาก junction ถึง ambient ที่ 0.055 °C/W ที่อัตราการไหลของสารหล่อเย็น 40 ml/s ซึ่งดีกว่าการระบายความร้อนด้วยของเหลวแบบมีฝาปิดที่ใช้ thermal interface materials เกือบ 15%[^1] การสาธิตนี้ยืนยันการทำงานอย่างต่อเนื่องที่ TDP สูงกว่า 2.6 kW บน interposer ขนาดใหญ่ 3,300 mm² ที่รองรับ logic dies และ HBM stacks หลายตัว เทคโนโลยี advanced packaging ได้พัฒนาจากข้อกังวลในการผลิตเซมิคอนดักเตอร์ มาเป็นปัจจัยหลักที่ขับเคลื่อนสถาปัตยกรรมด้านพลังงานและการระบายความร้อนของดาต้าเซ็นเตอร์

NVIDIA ได้รับการจัดสรรกำลังการผลิต CoWoS-L advanced packaging ของ TSMC มากกว่า 70% สำหรับปี 2025 โดยปริมาณการจัดส่ง GPU สถาปัตยกรรม Blackwell เพิ่มขึ้นมากกว่า 20% ในแต่ละไตรมาส มุ่งสู่ปริมาณประจำปีที่เกิน 2 ล้านหน่วย[^2] การจัดสรรกำลังการผลิตนี้สะท้อนให้เห็นว่า advanced packaging ได้กลายเป็นข้อจำกัดสำคัญในการจัดหา AI accelerator ผู้ดำเนินการดาต้าเซ็นเตอร์ที่วางแผนลงทุนโครงสร้างพื้นฐานต้องเข้าใจว่าเทคโนโลยี packaging ส่งผลต่อระบบที่พวกเขาติดตั้งอย่างไร ตั้งแต่ข้อกำหนดการจ่ายพลังงาน ไปจนถึงความต้องการการระบายความร้อน และรูปแบบทางกายภาพ

ทำความเข้าใจ advanced packaging

Advanced packaging ผสานรวม silicon dies หลายตัวเข้าด้วยกันเป็น package เดียวที่ทำงานเหมือนชิปตัวเดียว ทำให้สามารถทำสิ่งที่เป็นไปไม่ได้ด้วยการออกแบบแบบ monolithic

อธิบายเทคโนโลยี CoWoS

CoWoS (Chip-on-Wafer-on-Substrate) รวม dies หลายตัวบน silicon interposer ซึ่งจากนั้นจะยึดติดกับ package substrate[^3] Silicon interposer มี metal interconnects ความหนาแน่นสูงและ through-silicon vias (TSVs) ทำให้การสื่อสารข้อมูลระหว่าง dies มี bandwidth สูงมากและ latency ต่ำ ผลลัพธ์ที่ได้คือประสิทธิภาพการใช้พลังงานที่ดีขึ้น ประสิทธิภาพทางความร้อนที่ดีขึ้น และขนาดที่กะทัดรัด ซึ่งสำคัญสำหรับ workloads ด้าน AI, HPC และ cloud

ต่างจาก package ชิปเดี่ยวแบบดั้งเดิม CoWoS ช่วยให้สามารถผสานรวมแบบ heterogeneous ที่รวม SoCs, GPUs และ HBM memory stacks ไว้ใน package เดียว[^3] การผสานรวมนี้ขจัดปัญหา bandwidth และ latency จากการสื่อสารข้ามขอบเขต package Memory bandwidth ที่จำกัดประสิทธิภาพ AI จะเพิ่มขึ้นอย่างมากเมื่อ HBM stacks อยู่ห่างจาก compute dies เพียงไม่กี่มิลลิเมตร แทนที่จะอยู่คนละฝั่งของ PCB

รูปแบบต่างๆ ของ CoWoS

NVIDIA นำ CoWoS-L advanced packaging มาใช้ โดยผสานรวม redistribution layer (RDL) กับ partial silicon interposer (LSI)[^2] CoWoS-L เพิ่มขนาดและพื้นที่ชิปโดยการเพิ่มความหนาแน่นของทรานซิสเตอร์ ทำให้สามารถซ้อน high-bandwidth memory ได้มากขึ้น เมื่อเทียบกับเทคโนโลยี CoWoS-S และ CoWoS-R แล้ว CoWoS-L มีประสิทธิภาพที่เหนือกว่า yield ที่สูงกว่า และความคุ้มค่าด้านต้นทุนที่ดีกว่า

CoWoS-S (silicon interposer) ใช้ silicon interposer เต็มรูปแบบที่ครอบคลุม dies ทั้งหมด วิธีนี้ให้ interconnect pitch ที่ละเอียดที่สุด แต่จำกัดขนาด package ตามขีดจำกัดการผลิต silicon interposer ปัจจุบัน package CoWoS-S มีขนาดประมาณ 2.5 reticle sizes

CoWoS-R (RDL interposer) แทนที่ silicon interposer ด้วย organic redistribution layer ช่วยลดต้นทุนแลกกับความหนาแน่นของ interconnect ที่ลดลง เทคโนโลยีนี้เหมาะกับการใช้งานที่ต้องการ package ขนาดใหญ่ซึ่ง silicon interposers เต็มรูปแบบจะมีราคาแพงเกินไป

เทคโนโลยีคู่แข่ง

Intel EMIB (Embedded Multi-die Interconnect Bridge) เชื่อมต่อ chiplets โดยใช้ silicon bridges ขนาดเล็กที่ฝังอยู่ใน package substrate โดยตรง ไม่จำเป็นต้องใช้ silicon interposer ขนาดใหญ่[^4] วิธีนี้ลดทั้งต้นทุนและความซับซ้อนทางความร้อนเมื่อเทียบกับโซลูชัน interposer เต็มรูปแบบ EMIB เหมาะกับการออกแบบที่ dies สื่อสารเป็นคู่มากกว่าที่ต้องการการเชื่อมต่อแบบ full mesh

เทคโนโลยี Foveros ของ Intel ซ้อน dies ในแนวตั้งโดยใช้ through-silicon vias หรือ direct copper bonding[^4] การซ้อน 3D ให้ interconnect density สูงและการผสานรวม node ที่แตกต่างกัน แลกกับข้อพิจารณาด้านความร้อนและ yield ที่เข้มงวดมากขึ้น การจัดการความร้อนกลายเป็นความท้าทายโดยเฉพาะเมื่อ dies ที่สร้างความร้อนซ้อนกันในแนวตั้ง

CoWoS-L ของ TSMC ยังคงเป็นตัวเลือกหลักสำหรับ AI GPUs ประสิทธิภาพสูงและ accelerators ที่ใช้ HBM มาก แม้จะมีทางเลือกจากคู่แข่ง[^4] ความพร้อมในการผลิตของเทคโนโลยีนี้และประสิทธิภาพที่พิสูจน์แล้วที่ระดับพลังงานของ AI accelerator ทำให้เป็นตัวเลือกมาตรฐานสำหรับการออกแบบระดับแนวหน้า

ผลกระทบด้านความร้อน

Advanced packaging รวมศูนย์การสร้างความร้อนในรูปแบบที่ท้าทายวิธีการระบายความร้อนแบบดั้งเดิม

ความท้าทายด้านความหนาแน่นพลังงาน

CoWoS package ขนาด 3,300 mm² ที่กระจายความร้อน 2.6+ kW แสดงถึงความหนาแน่นพลังงานที่ต้องการการระบายความร้อนที่ซับซ้อนเกินกว่าความสามารถของการระบายความร้อนด้วยอากาศ[^1] พลังงานรวมศูนย์อยู่ใน compute dies ที่ครอบครองเพียงส่วนเล็กๆ ของพื้นที่ package ทั้งหมด สร้างจุดร้อนที่ความหนาแน่นพลังงานเฉลี่ยของ package ไม่สามารถบอกได้ครบถ้วน

HBM stacks ที่อยู่รอบ compute dies สร้างความร้อนเพิ่มเติมในขณะที่ต้องการการควบคุมอุณหภูมิเพื่อรักษาความน่าเชื่อถือของหน่วยความจำ ข้อกำหนดของ HBM จำกัดอุณหภูมิการทำงานอย่างเข้มงวดกว่าที่ logic dies ทนได้ การออกแบบการระบายความร้อนต้องจัดการทั้งอุณหภูมิสูงสุดของ logic die และข้อกำหนดความร้อนของ HBM ที่กระจายอยู่

การพัฒนาจาก GPUs 300W ไปสู่รุ่นปัจจุบัน 700W+ และ package รุ่นถัดไปที่คาดว่าจะเกิน 1000W+ ขับเคลื่อนการเปลี่ยนแปลงพื้นฐานในสถาปัตยกรรมความร้อนของดาต้าเซ็นเตอร์ วิธีการระบายความร้อนด้วยอากาศที่จัดการรุ่นก่อนหน้าได้ ไม่สามารถปรับขนาดไปสู่ระดับพลังงานปัจจุบันได้โดยไม่มีผลเสียด้านเสียงรบกวนหรือพลังงานที่ยอมรับไม่ได้

การผสานรวมการระบายความร้อนด้วยของเหลวโดยตรง

Direct-to-Silicon Liquid Cooling ของ TSMC ฝังช่อง microfluidic โดยตรงในโครงสร้าง silicon ข้าม thermal interface materials เพื่อให้ thermal impedance เกือบเป็นศูนย์[^1] Si-Integrated Micro Cooler ยึดติดแบบ fusion-bond กับด้านหลังของชิป สร้างการสัมผัสความร้อนอย่างใกล้ชิดที่วิธีการแบบใช้ TIM ไม่สามารถเทียบได้

เทคโนโลยีนี้ช่วยให้ทำงานอย่างต่อเนื่องที่ระดับพลังงานที่จะท่วม packages แบบมีฝาปิดที่ใช้ cold plates ภายนอก ดาต้าเซ็นเตอร์ที่ติดตั้ง AI accelerators รุ่นถัดไปอาจต้องการการผสานรวมความร้อนระดับนี้ แทนที่จะปรับปรุงการระบายความร้อนที่มีอยู่ให้รองรับโหลดพลังงานที่สูงขึ้น

การผสานรวมในระดับ package เปลี่ยนความรับผิดชอบการระบายความร้อนไปยังผู้ผลิตเซมิคอนดักเตอร์และผู้จำหน่ายระบบ มากกว่าผู้ดำเนินการดาต้าเซ็นเตอร์ องค์กรที่กำหนดสเปคโครงสร้างพื้นฐาน AI ควรเข้าใจว่าระบบที่เลือกใช้โซลูชันความร้อนแบบใด และโซลูชันเหล่านั้นมีข้อกำหนดด้านสิ่งอำนวยความสะดวกอะไรบ้าง

ข้อกำหนดการระบายความร้อนของสิ่งอำนวยความสะดวก

การระบายความร้อนด้วยของเหลวในระดับชิปยังคงต้องการการระบายความร้อนในระดับสิ่งอำนวยความสะดวก โหลดความร้อนเคลื่อนจากชิปไปยังวงจรสารหล่อเย็นไปยังโครงสร้างพื้นฐานการระบายความร้อนของดาต้าเซ็นเตอร์ การออกแบบสิ่งอำนวยความสะดวกต้องรองรับการกระจายสารหล่อเย็น heat exchangers และการระบายความร้อนขั้นสุดท้าย ไม่ว่าชิปจะถ่ายเทความร้อนไปยังสารหล่อเย็นได้อย่างมีประสิทธิภาพเพียงใด

racks ความหนาแน่นสูงที่เปิดใช้งานโดย advanced packaging อาจรวมศูนย์ 100+ kW ในตำแหน่ง rack เดียว การรวมศูนย์นี้สร้างความต้องการการระบายความร้อนเฉพาะจุดที่วิธีการแบบ row-based หรือ room-based ยากที่จะจัดการได้ rear-door heat exchangers, in-row cooling units หรือโครงสร้างพื้นฐานการระบายความร้อนด้วยของเหลวแบบ direct-to-chip จึงมีความจำเป็น

ข้อกำหนดการจัดหาและบำบัดน้ำเพิ่มขึ้นตามการติดตั้งการระบายความร้อนด้วยของเหลว คุณภาพสารหล่อเย็นส่งผลต่อทั้งประสิทธิภาพความร้อนและอายุการใช้งานของอุปกรณ์ ดาต้าเซ็นเตอร์ต้องจัดเตรียมการบำบัดน้ำหรือกำหนดระบบวงจรปิดที่ลดการพึ่งพาคุณภาพน้ำ

ข้อพิจารณาการจ่ายพลังงาน

Advanced packages ต้องการระบบจ่ายพลังงานที่ตรงกับความต้องการกระแสไฟฟ้าที่เพิ่มขึ้นและข้อกำหนดการควบคุมแรงดันที่เข้มงวดขึ้น

ตำแหน่งของ voltage regulator

การจ่ายกระแสไฟฟ้าสูงไปยัง advanced packages ได้ประโยชน์จาก voltage regulators ที่วางไว้ใกล้ package ระยะทางสั้นช่วยลดการสูญเสียจากความต้านทานและปรับปรุงการตอบสนองชั่วคราวเมื่อความต้องการพลังงานเปลี่ยนแปลงอย่างรวดเร็ว การออกแบบบอร์ดวาง VRMs ติดกับ GPU packages มากขึ้นเรื่อยๆ

ระดับกระแสที่ถึงหลายร้อยแอมป์ที่แรงดันต่ำกว่า 1V สร้างข้อกำหนดการกระจายพลังงานที่ท้าทาย จำนวนชั้น PCB และน้ำหนักทองแดงเพิ่มขึ้นเพื่อนำกระแสโดยไม่มีการสูญเสียหรือการเพิ่มขึ้นของอุณหภูมิมากเกินไป ความซับซ้อนและต้นทุนการออกแบบบอร์ดเพิ่มขึ้นพร้อมกับพลังงานของ package

การออกแบบ power delivery network (PDN) ส่งผลต่อทั้งประสิทธิภาพในสถานะคงที่และความเสถียรชั่วคราว AI workloads แสดงการเปลี่ยนแปลงพลังงานอย่างรวดเร็วเมื่อการคำนวณแบบ batch เริ่มต้นและเสร็จสิ้น PDN ต้องจ่ายกระแสไฟกระโชกโดยไม่มี voltage droops ที่ทำให้เกิดข้อผิดพลาด

โครงสร้างพื้นฐานพลังงานของสิ่งอำนวยความสะดวก

โครงสร้างพื้นฐานพลังงานของดาต้าเซ็นเตอร์ต้องรองรับทั้งการเพิ่มขึ้นของพลังงานรวมและการเพิ่มขึ้นของความหนาแน่นพลังงาน rack ที่ต้องการ 100 kW ต้องการโครงสร้างพื้นฐานไฟฟ้าที่สิ่งอำนวยความสะดวกส่วนใหญ่ไม่ได้จัดเตรียมไว้ตั้งแต่แรก ความจุ busway, พิกัด PDU และจำนวน branch circuits ทั้งหมดต้องได้รับการตรวจสอบกับแผนการติดตั้งจริง

ประสิทธิภาพพลังงานในระดับสิ่งอำนวยความสะดวกส่งผลต่อต้นทุนรวมในการเป็นเจ้าของอย่างมีนัยสำคัญ Advanced packages ที่มีประสิทธิภาพต่อวัตต์ดีขึ้นช่วยลดโหลดการระบายความร้อนพร้อมกับต้นทุนการประมวลผล อย่างไรก็ตาม ประโยชน์จะเกิดขึ้นจริงก็ต่อเมื่อโครงสร้างพื้นฐานของสิ่งอำนวยความสะดวกทำงานอย่างมีประสิทธิภาพในช่วงพลังงานที่เกี่ยวข้อง

ระบบพลังงานสำรองเผชิญกับความท้าทายใหม่จากโครงสร้างพื้นฐาน AI ความหนาแน่นสูง ความจุ UPS และเครื่องกำเนิดไฟฟ้าต้องตรงกับโหลดสูงสุดของสิ่งอำนวยความสะดวกในขณะที่ให้ runtime เพียงพอสำหรับการปิดระบบอย่างถูกต้อง ต้นทุนทุนของพลังงานสำรองเพิ่มขึ้นตามโหลดที่ป้องกัน ทำให้การลงทุนโครงสร้างพื้นฐานเพิ่มขึ้น

รูปแบบทางกายภาพ

Advanced packaging ส่งผลต่อรูปแบบทางกายภาพตลอดทั้ง hierarchy ของระบบ

ขนาด package

ข้อจำกัดขนาด interposer จำกัดจำนวน dies และ HBM stacks ที่สามารถใส่ใน package เดียวได้ package CoWoS ปัจจุบันครอบคลุมหลาย reticle sizes ใกล้ถึงขีดจำกัดของอุปกรณ์การผลิต การเพิ่มขึ้นของขนาด package ช่วยให้มีความสามารถต่อ package มากขึ้น แต่ท้าทายการออกแบบ socket และบอร์ด

ความสูงของ package เพิ่มขึ้นตามจำนวน HBM stack HBM stack แต่ละตัวเพิ่มมิติแนวตั้งที่การออกแบบ socket และ heatsink ต้องรองรับ การออกแบบระบบที่สมดุลระหว่างจำนวน package กับข้อจำกัดความสูงทำการแลกเปลี่ยนที่แตกต่างจากรุ่นก่อนหน้า

รูปแบบ ball grid array (BGA) สำหรับ advanced packages รวมการเชื่อมต่อหลายพันจุดสำหรับพลังงาน สัญญาณ และกราวด์ การออกแบบ socket ต้องสัมผัสการเชื่อมต่อทั้งหมดอย่างน่าเชื่อถือในขณะที่ยอมให้ถอด package ออกเพื่อการบริการ วิศวกรรมเชิงกลของ sockets ที่มีจำนวน pin สูงส่งผลต่อความสามารถในการซ่อมบำรุงระบบ

การออกแบบบอร์ดและระบบ

การออกแบบ motherboard สำหรับ advanced packages จัดสรรพื้นที่จำนวนมากให้กับการจ่ายพลังงาน memory channels และ high-speed interconnects พื้นที่บอร์ดที่ต้องการต่อ package อาจจำกัดจำนวน packages ที่ใส่บนบอร์ดเดียวได้ การออกแบบระบบเลือกระหว่าง packages ขนาดใหญ่จำนวนน้อยหรือ packages ขนาดเล็กจำนวนมากตามข้อกำหนดของ workload

รูปแบบเซิร์ฟเวอร์พัฒนาเพื่อรองรับข้อกำหนดของ advanced package ข้อจำกัดความสูงในรูปแบบ 1U และ 2U มาตรฐานขัดแย้งกับโซลูชันการระบายความร้อนสำหรับ packages พลังงานสูง การออกแบบ AI server เฉพาะทางให้ความสำคัญกับประสิทธิภาพความร้อนมากกว่าความหนาแน่นของ rack

ความหนาแน่นพลังงานของ rack เพิ่มขึ้นเมื่อ packages มีความสามารถมากขึ้นภายในรูปแบบที่คงที่ สิ่งอำนวยความสะดวกที่ออกแบบมาสำหรับ 10-15 kW ต่อ rack พบว่าโครงสร้างพื้นฐาน AI ต้องการ 50-100+ kW ต่อ rack ความไม่สอดคล้องระหว่างโครงสร้างพื้นฐานที่ติดตั้งและข้อกำหนดการติดตั้งสร้างสถานการณ์การปรับปรุงที่มีค่าใช้จ่ายสูง

ผลกระทบต่อห่วงโซ่อุปทาน

ข้อจำกัดกำลังการผลิต advanced packaging ส่งผลต่อความพร้อมใช้งานและกรอบเวลาการวางแผนโครงสร้างพื้นฐาน AI

การจัดสรรกำลังการผลิต

TSMC วางแผนขยายสิ่งอำนวยความสะดวก CoWoS แปดแห่งในระยะสั้น รวมถึงสิ่งอำนวยความสะดวกที่ ChiaYi Science Park และสถานที่ Innolux ที่ได้มา[^5] ซัพพลายเออร์อุปกรณ์เซมิคอนดักเตอร์ยืนยันว่า TSMC และผู้เล่นที่ไม่ใช่ TSMC รวมถึง ASE, Amkor และ UMC

[เนื้อหาถูกตัดสำหรับการแปล]