CoWoS और एडवांस्ड पैकेजिंग: चिप आर्किटेक्चर कैसे डेटा सेंटर डिज़ाइन को आकार देता है

11 दिसंबर, 2025 को अपडेट किया गया

दिसंबर 2025 अपडेट: TSMC ने CoWoS पर डायरेक्ट-टू-सिलिकॉन लिक्विड कूलिंग का प्रदर्शन किया, जो 3,300mm² इंटरपोज़र पर 2.6kW+ TDP पर 0.055°C/W थर्मल रेसिस्टेंस हासिल कर रहा है। NVIDIA ने 2025 के लिए TSMC CoWoS-L क्षमता का 70%+ सुरक्षित किया। Blackwell GPU वॉल्यूम 2M+ वार्षिक यूनिट्स की ओर तिमाही में 20%+ बढ़ रहे हैं। एडवांस्ड पैकेजिंग AI एक्सेलेरेटर सप्लाई में प्राथमिक बाधा बन रही है।

TSMC ने 2025 IEEE ECTC कॉन्फ्रेंस में अपने CoWoS प्लेटफॉर्म पर इंटीग्रेटेड डायरेक्ट-टू-सिलिकॉन लिक्विड कूलिंग का प्रदर्शन किया, जो 40 ml/s कूलेंट फ्लो पर 0.055 °C/W का जंक्शन-टू-एम्बिएंट थर्मल रेसिस्टेंस हासिल कर रहा था—जो थर्मल इंटरफेस मटेरियल के साथ लिडेड लिक्विड कूलिंग से लगभग 15% बेहतर है।[^1] इस प्रदर्शन ने मल्टीपल लॉजिक डाई और HBM स्टैक को सपोर्ट करने वाले विशाल 3,300 mm² इंटरपोज़र पर 2.6 kW TDP से ऊपर निरंतर संचालन को मान्य किया। एडवांस्ड पैकेजिंग टेक्नोलॉजी सेमीकंडक्टर मैन्युफैक्चरिंग की चिंता से विकसित होकर डेटा सेंटर पावर और कूलिंग आर्किटेक्चर का प्राथमिक संचालक बन गई है।

NVIDIA ने 2025 के लिए TSMC की CoWoS-L एडवांस्ड पैकेजिंग क्षमता का 70% से अधिक सुरक्षित किया, जिसमें Blackwell आर्किटेक्चर GPU शिपमेंट वॉल्यूम हर तिमाही 20% से अधिक बढ़कर वार्षिक वॉल्यूम 2 मिलियन यूनिट्स से अधिक की ओर बढ़ रहे हैं।[^2] क्षमता आवंटन दर्शाता है कि कैसे एडवांस्ड पैकेजिंग AI एक्सेलेरेटर सप्लाई में महत्वपूर्ण बाधा बन गई है। इंफ्रास्ट्रक्चर निवेश की योजना बनाने वाले डेटा सेंटर ऑपरेटरों को समझना चाहिए कि पैकेजिंग टेक्नोलॉजी उनके द्वारा डिप्लॉय किए जाने वाले सिस्टम को कैसे प्रभावित करती है, पावर डिलीवरी आवश्यकताओं से लेकर कूलिंग डिमांड से लेकर फिजिकल फॉर्म फैक्टर तक।

एडवांस्ड पैकेजिंग को समझना

एडवांस्ड पैकेजिंग मल्टीपल सिलिकॉन डाई को यूनिफाइड पैकेज में इंटीग्रेट करती है जो सिंगल चिप के रूप में कार्य करते हैं, जो मोनोलिथिक डिज़ाइन के साथ असंभव क्षमताओं को सक्षम बनाती है।

CoWoS टेक्नोलॉजी की व्याख्या

CoWoS (Chip-on-Wafer-on-Substrate) मल्टीपल डाई को सिलिकॉन इंटरपोज़र पर जोड़ती है, जो फिर पैकेज सब्सट्रेट से बॉन्ड होता है।[^3] सिलिकॉन इंटरपोज़र में हाई-डेंसिटी मेटल इंटरकनेक्ट और थ्रू-सिलिकॉन वाया (TSVs) होते हैं, जो डाई के बीच अल्ट्रा-हाई-बैंडविड्थ, लो-लेटेंसी डेटा कम्युनिकेशन प्रदान करते हैं। परिणाम AI, HPC, और क्लाउड वर्कलोड के लिए महत्वपूर्ण बेहतर पावर एफिशिएंसी, थर्मल परफॉर्मेंस, और कॉम्पैक्ट फुटप्रिंट प्रदान करता है।

पारंपरिक सिंगल-चिप पैकेज के विपरीत, CoWoS हेटेरोजीनियस इंटीग्रेशन को सक्षम बनाता है जो SoCs, GPUs, और HBM मेमोरी स्टैक को सिंगल पैकेज में जोड़ता है।[^3] यह इंटीग्रेशन पैकेज बाउंड्री के पार कम्युनिकेट करने की बैंडविड्थ और लेटेंसी पेनल्टी को समाप्त करता है। मेमोरी बैंडविड्थ जो AI परफॉर्मेंस को सीमित करती है, नाटकीय रूप से बढ़ जाती है जब HBM स्टैक कंप्यूट डाई से मिलीमीटर दूर बैठते हैं बजाय PCB के पार।

CoWoS वेरिएंट

NVIDIA ने CoWoS-L एडवांस्ड पैकेजिंग को अपनाया, जो पार्शियल सिलिकॉन इंटरपोज़र (LSI) के साथ रीडिस्ट्रीब्यूशन लेयर (RDL) को इंटीग्रेट करती है।[^2] CoWoS-L ट्रांजिस्टर डेंसिटी बढ़ाकर चिप साइज और एरिया को बढ़ाती है, जो अधिक हाई-बैंडविड्थ मेमोरी की स्टैकिंग को सक्षम बनाती है। CoWoS-S और CoWoS-R टेक्नोलॉजी की तुलना में, CoWoS-L बेहतर परफॉर्मेंस, उच्च यील्ड, और बेहतर कॉस्ट एफिशिएंसी प्रदान करती है।

CoWoS-S (सिलिकॉन इंटरपोज़र) एक फुल सिलिकॉन इंटरपोज़र का उपयोग करती है जो सभी डाई को फैलाती है। यह अप्रोच सबसे फाइन इंटरकनेक्ट पिच प्रदान करती है लेकिन पैकेज साइज को सिलिकॉन इंटरपोज़र मैन्युफैक्चरिंग लिमिट तक सीमित करती है। वर्तमान CoWoS-S पैकेज लगभग 2.5 रेटिकल साइज तक पहुंचते हैं।

CoWoS-R (RDL इंटरपोज़र) सिलिकॉन इंटरपोज़र को ऑर्गेनिक रीडिस्ट्रीब्यूशन लेयर से बदलती है, इंटरकनेक्ट डेंसिटी की कीमत पर कॉस्ट कम करती है। यह टेक्नोलॉजी उन एप्लिकेशन के लिए उपयुक्त है जिन्हें बड़े पैकेज की आवश्यकता होती है जहां फुल सिलिकॉन इंटरपोज़र निषेधात्मक रूप से महंगे हो जाते हैं।

प्रतिस्पर्धी टेक्नोलॉजी

Intel का EMIB (Embedded Multi-die Interconnect Bridge) पैकेज सब्सट्रेट में सीधे एम्बेडेड टाइनी सिलिकॉन ब्रिज का उपयोग करके चिपलेट को कनेक्ट करता है, जो बड़े सिलिकॉन इंटरपोज़र की आवश्यकता को समाप्त करता है।[^4] यह अप्रोच फुल इंटरपोज़र सॉल्यूशन की तुलना में कॉस्ट और थर्मल कॉम्प्लेक्सिटी दोनों को कम करती है। EMIB उन डिज़ाइन के लिए उपयुक्त है जहां डाई पेयर में कम्युनिकेट करते हैं बजाय फुल मेश कनेक्टिविटी की आवश्यकता के।

Intel की Foveros टेक्नोलॉजी थ्रू-सिलिकॉन वाया या डायरेक्ट कॉपर बॉन्डिंग का उपयोग करके डाई को वर्टिकली स्टैक करती है।[^4] 3D स्टैकिंग अधिक कठोर थर्मल और यील्ड विचारों की कीमत पर हाई इंटरकनेक्ट डेंसिटी और हेटेरोजीनियस नोड इंटीग्रेशन प्रदान करती है। थर्मल मैनेजमेंट विशेष रूप से चुनौतीपूर्ण हो जाता है जब हीट-जेनरेटिंग डाई वर्टिकली स्टैक होते हैं।

प्रतिस्पर्धी विकल्पों के बावजूद TSMC का CoWoS-L हाई-परफॉर्मेंस AI GPUs और HBM-हेवी एक्सेलेरेटर के लिए प्राथमिक विकल्प बना हुआ है।[^4] टेक्नोलॉजी की प्रोडक्शन मैच्योरिटी और AI एक्सेलेरेटर पावर लेवल पर सिद्ध परफॉर्मेंस इसे लीडिंग-एज डिज़ाइन के लिए डिफॉल्ट चॉइस बनाती है।

थर्मल इम्प्लिकेशन

एडवांस्ड पैकेजिंग हीट जेनरेशन को इस तरह कंसंट्रेट करती है जो पारंपरिक कूलिंग अप्रोच को चुनौती देती है।

पावर डेंसिटी चुनौतियां

2.6+ kW डिसिपेट करने वाला 3,300 mm² CoWoS पैकेज ऐसी पावर डेंसिटी का प्रतिनिधित्व करता है जिसके लिए एयर कूलिंग क्षमताओं से परे सोफिस्टिकेटेड कूलिंग की आवश्यकता होती है।[^1] पावर कंप्यूट डाई में कंसंट्रेट होती है जो कुल पैकेज एरिया का एक अंश ऑक्युपाई करते हैं, जो थर्मल हॉटस्पॉट बनाते हैं जिन्हें एवरेज पैकेज पावर डेंसिटी कम करके आंकती है।

कंप्यूट डाई के चारों ओर HBM स्टैक अतिरिक्त हीट जेनरेट करते हैं जबकि मेमोरी रिलायबिलिटी बनाए रखने के लिए टेम्परेचर कंट्रोल की आवश्यकता होती है। HBM स्पेसिफिकेशन ऑपरेटिंग टेम्परेचर को लॉजिक डाई की सहनशीलता से अधिक सख्ती से सीमित करते हैं। कूलिंग डिज़ाइन को पीक लॉजिक डाई टेम्परेचर और डिस्ट्रीब्यूटेड HBM थर्मल आवश्यकताओं दोनों को एड्रेस करना चाहिए।

300W GPUs से 700W+ वर्तमान जेनरेशन और अनुमानित 1000W+ नेक्स्ट-जेनरेशन पैकेज की प्रगति डेटा सेंटर थर्मल आर्किटेक्चर में मौलिक परिवर्तन लाती है। एयर कूलिंग अप्रोच जो पिछली जेनरेशन को हैंडल करती थीं, अस्वीकार्य अकूस्टिक या एनर्जी पेनल्टी के बिना वर्तमान पावर लेवल तक स्केल नहीं कर सकतीं।

डायरेक्ट लिक्विड कूलिंग इंटीग्रेशन

TSMC का डायरेक्ट-टू-सिलिकॉन लिक्विड कूलिंग माइक्रोफ्लुइडिक चैनल को सीधे सिलिकॉन स्ट्रक्चर में एम्बेड करता है, नियर-जीरो थर्मल इम्पीडेंस के लिए थर्मल इंटरफेस मटेरियल को बायपास करता है।[^1] Si-Integrated Micro Cooler चिप के बैकसाइड से फ्यूजन-बॉन्ड होता है, जो इंटिमेट थर्मल कॉन्टैक्ट बनाता है जो TIM-बेस्ड अप्रोच मैच नहीं कर सकतीं।

यह टेक्नोलॉजी ऐसे पावर लेवल पर निरंतर ऑपरेशन को सक्षम बनाती है जो एक्सटर्नल कोल्ड प्लेट वाले लिडेड पैकेज को ओवरव्हेल्म कर देंगे। नेक्स्ट-जेनरेशन AI एक्सेलेरेटर डिप्लॉय करने वाले डेटा सेंटर को हायर पावर लोड के लिए एक्सिस्टिंग कूलिंग को रेट्रोफिट करने के बजाय इस लेवल के थर्मल इंटीग्रेशन की आवश्यकता हो सकती है।

पैकेज लेवल पर इंटीग्रेशन कूलिंग की जिम्मेदारी को डेटा सेंटर ऑपरेटर से सेमीकंडक्टर मैन्युफैक्चरर और सिस्टम वेंडर की ओर शिफ्ट करता है। AI इंफ्रास्ट्रक्चर स्पेसिफाई करने वाले ऑर्गनाइजेशन को समझना चाहिए कि उनके चुने हुए सिस्टम कौन से थर्मल सॉल्यूशन एम्प्लॉय करते हैं और वे सॉल्यूशन क्या फैसिलिटी रिक्वायरमेंट इम्पोज करते हैं।

फैसिलिटी कूलिंग रिक्वायरमेंट

चिप लेवल पर लिक्विड कूलिंग के लिए अभी भी फैसिलिटी लेवल पर हीट रिजेक्शन की आवश्यकता होती है। थर्मल लोड चिप से कूलेंट लूप से डेटा सेंटर कूलिंग इंफ्रास्ट्रक्चर में मूव होता है। फैसिलिटी डिज़ाइन को कूलेंट डिस्ट्रीब्यूशन, हीट एक्सचेंजर, और अल्टीमेट हीट रिजेक्शन को अकोमोडेट करना चाहिए चाहे चिप कितनी भी एफिशिएंटली कूलेंट से कपल हों।

एडवांस्ड पैकेजिंग द्वारा सक्षम हाई-डेंसिटी रैक सिंगल रैक पोजीशन में 100+ kW कंसंट्रेट कर सकते हैं। यह कंसंट्रेशन लोकलाइज्ड कूलिंग डिमांड बनाता है जिसे रो-बेस्ड या रूम-बेस्ड अप्रोच एड्रेस करने में संघर्ष करती हैं। रियर-डोर हीट एक्सचेंजर, इन-रो कूलिंग यूनिट, या डायरेक्ट-टू-चिप लिक्विड कूलिंग इंफ्रास्ट्रक्चर आवश्यक हो जाता है।

लिक्विड कूलिंग डिप्लॉयमेंट के साथ वाटर सप्लाई और ट्रीटमेंट रिक्वायरमेंट बढ़ती हैं। कूलेंट क्वालिटी थर्मल परफॉर्मेंस और इक्विपमेंट लॉन्गेविटी दोनों को प्रभावित करती है। डेटा सेंटर को या तो वाटर ट्रीटमेंट प्रोविजन करना चाहिए या क्लोज्ड-लूप सिस्टम स्पेसिफाई करने चाहिए जो वाटर क्वालिटी डिपेंडेंसी को मिनिमाइज करें।

पावर डिलीवरी कंसीडरेशन

एडवांस्ड पैकेज को बढ़ी हुई करंट डिमांड और टाइटर वोल्टेज रेगुलेशन रिक्वायरमेंट से मैच करने वाले पावर डिलीवरी सिस्टम की आवश्यकता होती है।

वोल्टेज रेगुलेटर प्लेसमेंट

एडवांस्ड पैकेज को हाई-करंट डिलीवरी पैकेज के पास पोजीशन्ड वोल्टेज रेगुलेटर से लाभ होती है। शॉर्ट डिस्टेंस रेसिस्टिव लॉस को कम करती है और पावर डिमांड तेजी से बदलने पर ट्रांजिएंट रिस्पॉन्स को इम्प्रूव करती है। बोर्ड डिज़ाइन तेजी से VRMs को GPU पैकेज के तुरंत एडजेसेंट प्लेस कर रहे हैं।

सब-1V वोल्टेज पर सैकड़ों एम्पियर तक पहुंचने वाले करंट लेवल चुनौतीपूर्ण पावर डिस्ट्रीब्यूशन रिक्वायरमेंट बनाते हैं। PCB लेयर काउंट और कॉपर वेट बिना एक्सेसिव लॉस या टेम्परेचर राइज के करंट कैरी करने के लिए बढ़ते हैं। पैकेज पावर के साथ बोर्ड डिज़ाइन कॉम्प्लेक्सिटी और कॉस्ट बढ़ती है।

पावर डिलीवरी नेटवर्क (PDN) डिज़ाइन स्टेडी-स्टेट एफिशिएंसी और ट्रांजिएंट स्टेबिलिटी दोनों को प्रभावित करता है। AI वर्कलोड रैपिड पावर ट्रांजिशन एग्जिबिट करते हैं जब बैच कम्प्यूटेशन स्टार्ट और कम्पलीट होते हैं। PDN को वोल्टेज ड्रूप के बिना करंट सर्ज सप्लाई करना चाहिए जो एरर का कारण बनते हैं।

फैसिलिटी पावर इंफ्रास्ट्रक्चर

डेटा सेंटर पावर इंफ्रास्ट्रक्चर को टोटल पावर इनक्रीज और पावर डेंसिटी इनक्रीज दोनों को अकोमोडेट करना चाहिए। 100 kW रिक्वायर करने वाले रैक को इलेक्ट्रिकल इंफ्रास्ट्रक्चर की आवश्यकता होती है जो कुछ फैसिलिटी डिफॉल्ट रूप से प्रोविजन करती हैं। बसवे कैपेसिटी, PDU रेटिंग, और ब्रांच सर्किट काउंट सभी को एक्चुअल डिप्लॉयमेंट प्लान के खिलाफ वैलिडेशन की आवश्यकता होती है।

फैसिलिटी लेवल पर पावर एफिशिएंसी टोटल कॉस्ट ऑफ ओनरशिप को सिग्निफिकेंटली अफेक्ट करती है। बेटर परफॉर्मेंस पर वॉट हासिल करने वाले एडवांस्ड पैकेज कम्प्यूट कॉस्ट के साथ कूलिंग लोड को भी कम करते हैं। हालांकि, बेनिफिट तभी रियलाइज होता है जब फैसिलिटी इंफ्रास्ट्रक्चर रिलेवेंट पावर रेंज में एफिशिएंटली ऑपरेट करता है।

बैकअप पावर सिस्टम हाई-डेंसिटी AI इंफ्रास्ट्रक्चर से नई चुनौतियों का सामना करते हैं। UPS और जेनरेटर कैपेसिटी को ग्रेसफुल शटडाउन के लिए एडेक्वेट रनटाइम प्रदान करते हुए पीक फैसिलिटी लोड से मैच करना चाहिए। बैकअप पावर की कैपिटल कॉस्ट प्रोटेक्टेड लोड के साथ स्केल करती है, जो इंफ्रास्ट्रक्चर इन्वेस्टमेंट को बढ़ाती है।

फिजिकल फॉर्म फैक्टर

एडवांस्ड पैकेजिंग सिस्टम हायरार्की में फिजिकल फॉर्म फैक्टर को प्रभावित करती है।

पैकेज डाइमेंशन

इंटरपोज़र साइज कंस्ट्रेंट लिमिट करते हैं कि सिंगल पैकेज में कितने डाई और HBM स्टैक फिट हो सकते हैं। वर्तमान CoWoS पैकेज मल्टीपल रेटिकल साइज स्पैन करते हैं, मैन्युफैक्चरिंग इक्विपमेंट की लिमिट के करीब पहुंच रहे हैं। पैकेज साइज ग्रोथ प्रति पैकेज अधिक कैपेबिलिटी सक्षम करती है लेकिन सॉकेट और बोर्ड डिज़ाइन को चुनौती देती है।

HBM स्टैक काउंट के साथ पैकेज हाइट बढ़ती है। प्रत्येक HBM स्टैक वर्टिकल डाइमेंशन जोड़ता है जिसे सॉकेट और हीटसिंक डिज़ाइन को अकोमोडेट करना चाहिए। हाइट कंस्ट्रेंट के खिलाफ पैकेज काउंट को बैलेंस करने वाले सिस्टम डिज़ाइन पिछली जेनरेशन से अलग ट्रेडऑफ बनाते हैं।

एडवांस्ड पैकेज के लिए बॉल ग्रिड एरे (BGA) पैटर्न में पावर, सिग्नल, और ग्राउंड के लिए हजारों कनेक्शन शामिल होते हैं। सॉकेट डिज़ाइन को सर्विस के लिए पैकेज रिमूवल की अनुमति देते हुए सभी कनेक्शन को रिलायबली कॉन्टैक्ट करना चाहिए। हाई-पिन-काउंट सॉकेट की मैकेनिकल इंजीनियरिंग सिस्टम सर्विसेबिलिटी को प्रभावित करती है।

बोर्ड और सिस्टम डिज़ाइन

एडवांस्ड पैकेज के लिए मदरबोर्ड डिज़ाइन पावर डिलीवरी, मेमोरी चैनल, और हाई-स्पीड इंटरकनेक्ट को सब्स्टैंशियल एरिया डेडिकेट करते हैं। प्रति पैकेज रिक्वायर्ड बोर्ड रियल एस्टेट लिमिट कर सकता है कि सिंगल बोर्ड पर कितने पैकेज फिट हो सकते हैं। सिस्टम डिज़ाइन वर्कलोड रिक्वायरमेंट के आधार पर कम बड़े पैकेज या अधिक छोटे पैकेज के बीच चुनते हैं।

सर्वर फॉर्म फैक्टर एडवांस्ड पैकेज रिक्वायरमेंट को अकोमोडेट करने के लिए इवॉल्व होते हैं। स्टैंडर्ड 1U और 2U फॉर्म फैक्टर में हाइट कंस्ट्रेंट हाई-पावर पैकेज के लिए कूलिंग सॉल्यूशन से कनफ्लिक्ट करते हैं। पर्पस-बिल्ट AI सर्वर डिज़ाइन रैक डेंसिटी पर थर्मल परफॉर्मेंस को प्रायोरिटी देते हैं।

रैक पावर डेंसिटी बढ़ती है जैसे पैकेज कॉन्स्टेंट फॉर्म फैक्टर के भीतर अधिक कैपेबल होते जाते हैं। 10-15 kW प्रति रैक के लिए डिज़ाइन की गई फैसिलिटी पाती हैं कि AI इंफ्रास्ट्रक्चर को 50-100+ kW प्रति रैक की आवश्यकता होती है। इंस्टॉल्ड इंफ्रास्ट्रक्चर और डिप्लॉयमेंट रिक्वायरमेंट के बीच मिसमैच कॉस्टली रेट्रोफिट सिचुएशन बनाता है।

सप्लाई चेन इम्प्लिकेशन

एडवांस्ड पैकेजिंग कैपेसिटी कंस्ट्रेंट AI इंफ्रास्ट्रक्चर अवेलेबिलिटी और प्लानिंग हॉराइजन को प्रभावित करते हैं।

कैपेसिटी एलोकेशन

TSMC शॉर्ट टर्म में आठ CoWoS फैसिलिटी एक्सपैंड करने की योजना बना रहा है, जिसमें ChiaYi Science Park और एक्वायर्ड Innolux लोकेशन की फैसिलिटी शामिल हैं।[^5] सेमीकंडक्टर इक्विपमेंट सप्लायर कन्फर्म करते हैं कि TSMC और नॉन-TSMC प्लेयर जिनमें ASE, Amkor, और UMC शामिल हैं

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