CoWoS와 첨단 패키징: 칩 아키텍처가 데이터센터 설계를 바꾸는 방법

2025년 12월 11일 업데이트

2025년 12월 업데이트: TSMC가 CoWoS에서 직접 실리콘 액체 냉각을 시연하여 3,300mm² 인터포저에서 2.6kW 이상의 TDP에서 0.055°C/W 열저항을 달성했습니다. NVIDIA는 2025년 TSMC CoWoS-L 용량의 70% 이상을 확보했습니다. Blackwell GPU 물량은 연간 200만 대 이상을 향해 분기별 20% 이상 증가하고 있습니다. 첨단 패키징이 AI 가속기 공급의 주요 제약 요인이 되고 있습니다.

TSMC는 2025년 IEEE ECTC 컨퍼런스에서 CoWoS 플랫폼에 통합된 직접 실리콘 액체 냉각(Direct-to-Silicon Liquid Cooling)을 시연하여, 40 ml/s 냉각수 유량에서 정션-대-주변 열저항 0.055 °C/W를 달성했습니다. 이는 열 인터페이스 재료를 사용한 리드형 액체 냉각보다 거의 15% 향상된 수치입니다.[^1] 이 시연은 여러 로직 다이와 HBM 스택을 지원하는 거대한 3,300 mm² 인터포저에서 2.6 kW TDP 이상의 지속 운영을 검증했습니다. 첨단 패키징 기술은 반도체 제조 분야의 관심사에서 데이터센터 전력 및 냉각 아키텍처의 핵심 동인으로 진화했습니다.

NVIDIA는 2025년 TSMC CoWoS-L 첨단 패키징 용량의 70% 이상을 확보했으며, Blackwell 아키텍처 GPU 출하량은 연간 200만 대 이상을 향해 매 분기 20% 이상 증가하고 있습니다.[^2] 이러한 용량 배분은 첨단 패키징이 AI 가속기 공급에서 핵심 제약 요인이 되었음을 반영합니다. 인프라 투자를 계획하는 데이터센터 운영자들은 패키징 기술이 배포하는 시스템에 어떤 영향을 미치는지 이해해야 합니다. 전력 공급 요구사항부터 냉각 수요, 물리적 폼 팩터에 이르기까지 모든 것이 영향을 받습니다.

첨단 패키징의 이해

첨단 패키징은 여러 실리콘 다이를 단일 칩처럼 기능하는 통합 패키지로 결합하여, 모놀리식 설계로는 불가능한 기능을 가능하게 합니다.

CoWoS 기술 설명

CoWoS(Chip-on-Wafer-on-Substrate)는 실리콘 인터포저 위에 여러 다이를 결합한 후 패키지 기판에 본딩합니다.[^3] 실리콘 인터포저는 고밀도 금속 배선과 TSV(Through-Silicon Via, 실리콘 관통 비아)를 갖추고 있어 다이 간에 초고대역폭, 저지연 데이터 통신을 제공합니다. 그 결과 AI, HPC, 클라우드 워크로드에 필수적인 향상된 전력 효율성, 열 성능, 컴팩트한 풋프린트를 제공합니다.

기존 단일 칩 패키지와 달리 CoWoS는 SoC, GPU, HBM 메모리 스택을 단일 패키지에 결합하는 이기종 통합을 가능하게 합니다.[^3] 이 통합은 패키지 경계를 넘어 통신할 때 발생하는 대역폭과 지연 시간 손실을 제거합니다. AI 성능을 제한하는 메모리 대역폭은 HBM 스택이 PCB를 가로질러 배치되는 대신 컴퓨트 다이로부터 수 밀리미터 거리에 위치할 때 극적으로 증가합니다.

CoWoS 변형

NVIDIA는 재배선층(RDL)과 부분 실리콘 인터포저(LSI)를 통합한 CoWoS-L 첨단 패키징을 채택했습니다.[^2] CoWoS-L은 트랜지스터 밀도를 높여 칩 크기와 면적을 확장하고, 더 많은 고대역폭 메모리 스택킹을 가능하게 합니다. CoWoS-S 및 CoWoS-R 기술과 비교하여 CoWoS-L은 우수한 성능, 높은 수율, 더 나은 비용 효율성을 제공합니다.

CoWoS-S(실리콘 인터포저)는 모든 다이에 걸친 전체 실리콘 인터포저를 사용합니다. 이 방식은 가장 미세한 배선 피치를 제공하지만 패키지 크기가 실리콘 인터포저 제조 한계에 제약됩니다. 현재 CoWoS-S 패키지는 약 2.5 레티클 크기에 도달합니다.

CoWoS-R(RDL 인터포저)은 실리콘 인터포저를 유기 재배선층으로 대체하여 배선 밀도를 희생하는 대신 비용을 절감합니다. 이 기술은 전체 실리콘 인터포저가 과도하게 비싸지는 대형 패키지가 필요한 애플리케이션에 적합합니다.

경쟁 기술

인텔의 EMIB(Embedded Multi-die Interconnect Bridge)는 패키지 기판에 직접 내장된 초소형 실리콘 브릿지를 사용하여 칩렛을 연결함으로써 대형 실리콘 인터포저의 필요성을 제거합니다.[^4] 이 방식은 전체 인터포저 솔루션에 비해 비용과 열 복잡성을 모두 줄입니다. EMIB는 전체 메시 연결보다 다이 간 쌍별 통신이 필요한 설계에 적합합니다.

인텔의 Foveros 기술은 TSV 또는 직접 구리 본딩을 사용하여 다이를 수직으로 스택합니다.[^4] 3D 스택킹은 높은 배선 밀도와 이기종 노드 통합을 제공하지만, 더 엄격한 열 및 수율 고려사항이 따릅니다. 열 관리는 발열 다이가 수직으로 스택될 때 특히 까다로워집니다.

경쟁 대안에도 불구하고 TSMC의 CoWoS-L은 고성능 AI GPU 및 HBM 중심 가속기의 주요 옵션으로 남아 있습니다.[^4] 이 기술의 생산 성숙도와 AI 가속기 전력 수준에서 입증된 성능은 최첨단 설계의 기본 선택지로 만듭니다.

열적 영향

첨단 패키징은 기존 냉각 방식에 도전하는 방식으로 발열을 집중시킵니다.

전력 밀도 과제

2.6+ kW를 방출하는 3,300 mm² CoWoS 패키지는 공랭 능력을 넘어서는 정교한 냉각이 필요한 전력 밀도를 나타냅니다.[^1] 전력은 전체 패키지 면적의 일부만 차지하는 컴퓨트 다이에 집중되어, 평균 패키지 전력 밀도로는 과소평가되는 열점을 만듭니다.

컴퓨트 다이를 둘러싼 HBM 스택은 메모리 신뢰성 유지를 위해 온도 제어가 필요하면서 추가 열을 발생시킵니다. HBM 사양은 로직 다이가 견딜 수 있는 것보다 더 엄격하게 작동 온도를 제한합니다. 냉각 설계는 피크 로직 다이 온도와 분산된 HBM 열 요구사항 모두를 해결해야 합니다.

300W GPU에서 현재 세대 700W 이상, 예상되는 차세대 1000W 이상 패키지로의 진행은 데이터센터 열 아키텍처의 근본적인 변화를 이끌고 있습니다. 이전 세대를 처리했던 공랭 방식은 용납할 수 없는 소음이나 에너지 비용 없이는 현재 전력 수준으로 확장할 수 없습니다.

직접 액체 냉각 통합

TSMC의 직접 실리콘 액체 냉각은 마이크로유체 채널을 실리콘 구조에 직접 내장하여 열 인터페이스 재료를 우회하고 거의 제로에 가까운 열 임피던스를 제공합니다.[^1] Si-통합 마이크로 쿨러는 칩 후면에 융합 본딩되어 TIM 기반 방식으로는 달성할 수 없는 밀접한 열 접촉을 만듭니다.

이 기술은 리드형 패키지와 외부 콜드 플레이트로는 감당할 수 없는 전력 수준에서의 지속 운영을 가능하게 합니다. 차세대 AI 가속기를 배포하는 데이터센터는 기존 냉각을 더 높은 전력 부하에 개조하는 대신 이러한 수준의 열 통합이 필요할 수 있습니다.

패키지 수준에서의 통합은 냉각 책임을 데이터센터 운영자에서 반도체 제조업체와 시스템 벤더 쪽으로 이동시킵니다. AI 인프라를 지정하는 조직은 선택한 시스템이 어떤 열 솔루션을 사용하는지, 그리고 그 솔루션이 어떤 시설 요구사항을 부과하는지 이해해야 합니다.

시설 냉각 요구사항

칩 수준의 액체 냉각은 여전히 시설 수준에서의 열 방출을 필요로 합니다. 열 부하는 칩에서 냉각수 루프를 거쳐 데이터센터 냉각 인프라로 이동합니다. 시설 설계는 칩이 냉각수에 얼마나 효율적으로 결합되는지와 관계없이 냉각수 배분, 열교환기, 최종 열 방출을 수용해야 합니다.

첨단 패키징으로 가능해진 고밀도 랙은 단일 랙 위치에 100+ kW를 집중시킬 수 있습니다. 이러한 집중은 행 기반 또는 룸 기반 방식으로는 해결하기 어려운 국소적 냉각 수요를 만듭니다. 리어도어 열교환기, 인로우 냉각 유닛, 또는 칩 직접 액체 냉각 인프라가 필요해집니다.

액체 냉각 배포와 함께 수도 공급 및 수처리 요구사항이 증가합니다. 냉각수 품질은 열 성능과 장비 수명 모두에 영향을 미칩니다. 데이터센터는 수처리를 준비하거나 수질 의존성을 최소화하는 폐쇄 루프 시스템을 지정해야 합니다.

전력 공급 고려사항

첨단 패키지는 증가된 전류 요구와 더 엄격한 전압 조절 요구사항에 맞는 전력 공급 시스템을 필요로 합니다.

전압 조절기 배치

첨단 패키지로의 고전류 공급은 패키지 근처에 배치된 전압 조절기로부터 이점을 얻습니다. 짧은 거리는 저항 손실을 줄이고 전력 수요가 빠르게 변할 때 과도 응답을 개선합니다. 보드 설계는 점점 더 VRM을 GPU 패키지 바로 옆에 배치합니다.

1V 미만 전압에서 수백 암페어에 달하는 전류 수준은 까다로운 전력 분배 요구사항을 만듭니다. PCB 레이어 수와 구리 두께는 과도한 손실이나 온도 상승 없이 전류를 운반하기 위해 증가합니다. 보드 설계 복잡성과 비용은 패키지 전력과 함께 증가합니다.

전력 분배 네트워크(PDN) 설계는 정상 상태 효율성과 과도 안정성 모두에 영향을 미칩니다. AI 워크로드는 배치 계산이 시작되고 완료됨에 따라 빠른 전력 전환을 나타냅니다. PDN은 오류를 일으키는 전압 강하 없이 전류 서지를 공급해야 합니다.

시설 전력 인프라

데이터센터 전력 인프라는 총 전력 증가와 전력 밀도 증가 모두를 수용해야 합니다. 100 kW가 필요한 랙은 대부분의 시설이 기본적으로 제공하지 않는 전기 인프라가 필요합니다. 버스웨이 용량, PDU 정격, 분기 회로 수 모두 실제 배포 계획에 대해 검증이 필요합니다.

시설 수준의 전력 효율성은 총소유비용에 상당한 영향을 미칩니다. 와트당 더 나은 성능을 달성하는 첨단 패키지는 컴퓨팅 비용과 함께 냉각 부하를 줄입니다. 그러나 이 이점은 시설 인프라가 관련 전력 범위에서 효율적으로 운영될 때만 실현됩니다.

백업 전원 시스템은 고밀도 AI 인프라로부터 새로운 도전에 직면합니다. UPS와 발전기 용량은 피크 시설 부하에 맞추면서 정상적인 셧다운에 적절한 런타임을 제공해야 합니다. 백업 전력의 자본 비용은 보호 부하에 따라 확장되어 인프라 투자를 증가시킵니다.

물리적 폼 팩터

첨단 패키징은 시스템 계층 전반에 걸쳐 물리적 폼 팩터에 영향을 미칩니다.

패키지 치수

인터포저 크기 제약은 단일 패키지에 얼마나 많은 다이와 HBM 스택이 들어갈 수 있는지를 제한합니다. 현재 CoWoS 패키지는 여러 레티클 크기에 걸쳐 있으며 제조 장비의 한계에 다가가고 있습니다. 패키지 크기 성장은 패키지당 더 많은 기능을 가능하게 하지만 소켓과 보드 설계에 도전합니다.

패키지 높이는 HBM 스택 수에 따라 증가합니다. 각 HBM 스택은 소켓과 히트싱크 설계가 수용해야 하는 수직 치수를 추가합니다. 패키지 수와 높이 제약을 균형 잡는 시스템 설계는 이전 세대와 다른 트레이드오프를 만듭니다.

첨단 패키지의 볼 그리드 어레이(BGA) 패턴은 전원, 신호, 접지를 위한 수천 개의 연결을 포함합니다. 소켓 설계는 서비스를 위한 패키지 제거를 허용하면서 모든 연결에 신뢰성 있게 접촉해야 합니다. 고핀 카운트 소켓의 기계 공학은 시스템 서비스 가능성에 영향을 미칩니다.

보드 및 시스템 설계

첨단 패키지용 마더보드 설계는 상당한 면적을 전력 공급, 메모리 채널, 고속 인터커넥트에 할애합니다. 패키지당 필요한 보드 부동산은 단일 보드에 얼마나 많은 패키지가 들어갈 수 있는지를 제한할 수 있습니다. 시스템 설계는 워크로드 요구사항에 따라 더 적은 수의 대형 패키지와 더 많은 수의 소형 패키지 중에서 선택합니다.

서버 폼 팩터는 첨단 패키지 요구사항을 수용하기 위해 진화합니다. 표준 1U 및 2U 폼 팩터의 높이 제약은 고전력 패키지용 냉각 솔루션과 충돌합니다. 목적별 AI 서버 설계는 랙 밀도보다 열 성능을 우선시합니다.

패키지가 일정한 폼 팩터 내에서 더 강력해짐에 따라 랙 전력 밀도가 증가합니다. 랙당 10-15 kW용으로 설계된 시설은 AI 인프라가 랙당 50-100+ kW를 요구한다는 것을 발견합니다. 설치된 인프라와 배포 요구사항 간의 불일치는 비용이 많이 드는 개조 상황을 만듭니다.

공급망 영향

첨단 패키징 용량 제약은 AI 인프라 가용성과 계획 기간에 영향을 미칩니다.

용량 할당

TSMC는 단기적으로 ChiaYi Science Park와 인수한 Innolux 위치를 포함하여 8개의 CoWoS 시설을 확장할 계획입니다.[^5] 반도체 장비 공급업체들은 TSMC와 ASE, Amkor, UMC를 포함한 비TSMC 업체들이

[번역을 위해 콘텐츠가 잘렸습니다]