CoWoS与先进封装：芯片架构如何重塑数据中心设计

更新于2025年12月11日

2025年12月更新： 台积电展示了直接硅基液冷技术与CoWoS平台的集成，在3,300mm²中介层上实现了0.055°C/W的热阻和2.6kW以上的TDP。英伟达获得了台积电2025年70%以上的CoWoS-L产能。Blackwell GPU出货量每季度增长超过20%，年出货量向200万台以上迈进。先进封装正成为AI加速器供应的主要瓶颈。

台积电在2025年IEEE ECTC会议上展示了集成于CoWoS平台的直接硅基液冷技术，在40 ml/s冷却液流速下实现了0.055°C/W的结温至环境温度热阻——比带热界面材料的盖板式液冷方案提升了近15%。[^1]该演示验证了在支持多个逻辑芯片和HBM堆叠的大型3,300 mm²中介层上持续运行超过2.6 kW TDP的能力。先进封装技术已从半导体制造领域的技术关注点，演变为数据中心电力和散热架构的核心驱动力。

英伟达获得了台积电2025年70%以上的CoWoS-L先进封装产能，Blackwell架构GPU的出货量每季度增长超过20%，年出货量向200万台以上迈进。[^2]这一产能分配反映了先进封装已成为AI加速器供应的关键瓶颈。规划基础设施投资的数据中心运营商必须了解封装技术如何影响其部署的系统，从供电需求、散热需求到物理外形尺寸。

理解先进封装

先进封装将多个硅芯片集成到统一的封装中，使其作为单一芯片运行，实现单片设计无法达到的能力。

CoWoS技术详解

CoWoS（Chip-on-Wafer-on-Substrate，晶圆上芯片再接基板）将多个芯片组合在硅中介层上，然后再与封装基板键合。[^3]硅中介层具有高密度金属互连和硅通孔（TSV），在芯片间提供超高带宽、低延迟的数据通信。其结果是显著提升了功耗效率、热性能，并实现了对AI、HPC和云工作负载至关重要的紧凑封装。

与传统的单芯片封装不同，CoWoS支持异构集成，可在单一封装中组合SoC、GPU和HBM内存堆叠。[^3]这种集成消除了跨封装边界通信带来的带宽和延迟损失。当HBM堆叠与计算芯片的距离仅为数毫米，而非跨越PCB时，限制AI性能的内存带宽会大幅提升。

CoWoS变体

英伟达采用了CoWoS-L先进封装，集成了重布线层（RDL）和部分硅中介层（LSI）。[^2] CoWoS-L通过提高晶体管密度来增强芯片尺寸和面积，实现更多高带宽内存的堆叠。与CoWoS-S和CoWoS-R技术相比，CoWoS-L提供更优的性能、更高的良率和更好的成本效益。

CoWoS-S（硅中介层）使用覆盖所有芯片的完整硅中介层。该方案提供最精细的互连间距，但封装尺寸受限于硅中介层的制造极限。目前CoWoS-S封装可达到约2.5个光刻版面积。

CoWoS-R（RDL中介层）用有机重布线层替代硅中介层，降低成本但牺牲了互连密度。该技术适用于需要大尺寸封装、而完整硅中介层成本过高的应用场景。

竞争技术

英特尔的EMIB（嵌入式多芯片互连桥）使用嵌入封装基板中的微型硅桥连接小芯片，无需大型硅中介层。[^4]与完整中介层方案相比，该方法降低了成本和热管理复杂度。EMIB适用于芯片成对通信而非需要全网格连接的设计。

英特尔的Foveros技术使用硅通孔或直接铜键合实现芯片的垂直堆叠。[^4] 3D堆叠以更严格的热管理和良率要求为代价，提供高互连密度和异构节点集成。当发热芯片垂直堆叠时，热管理尤为具有挑战性。

尽管存在竞争方案，台积电的CoWoS-L仍是高性能AI GPU和重度使用HBM的加速器的主要选择。[^4]该技术的生产成熟度和在AI加速器功率级别上的验证性能，使其成为前沿设计的默认选择。

热管理影响

先进封装以挑战传统散热方式的形式集中产生热量。

功率密度挑战

一个散热2.6+ kW的3,300 mm² CoWoS封装代表的功率密度需要超越风冷能力的复杂散热方案。[^1]功率集中在仅占封装总面积一小部分的计算芯片上，形成的热点使平均封装功率密度被低估。

围绕计算芯片的HBM堆叠产生额外热量，同时需要温度控制以保持内存可靠性。HBM规格对工作温度的限制比逻辑芯片所能承受的更为严格。散热设计必须同时解决逻辑芯片的峰值温度和分布式HBM热需求。

从300W GPU发展到当前一代700W+以及预期的下一代1000W+封装，这一进程正在推动数据中心热架构的根本性变革。处理前几代产品的风冷方案无法在不产生不可接受的噪音或能耗代价的情况下扩展到当前的功率级别。

直接液冷集成

台积电的直接硅基液冷技术将微流体通道直接嵌入硅结构中，绕过热界面材料实现近零热阻。[^1]硅集成微冷却器通过熔融键合连接到芯片背面，创造出基于TIM方案无法比拟的紧密热接触。

该技术支持在功率级别下持续运行，而这些功率级别会使带有外部冷板的盖板式封装不堪重负。部署下一代AI加速器的数据中心可能需要这种级别的热集成，而非将现有散热方案改造以适应更高功率负载。

封装级别的集成将散热责任从数据中心运营商转移到半导体制造商和系统供应商。指定AI基础设施的组织应了解其选择的系统采用哪种热解决方案，以及这些方案对设施的要求。

设施散热需求

芯片级的液冷仍需要设施级的热量排放。热负载从芯片转移到冷却液回路，再到数据中心散热基础设施。无论芯片与冷却液的耦合效率如何，设施设计都必须容纳冷却液分配、热交换器和最终的热量排放。

先进封装实现的高密度机架可能在单个机架位置集中100+ kW的功率。这种集中产生的局部散热需求是行级或房间级方案难以满足的。后门热交换器、行内冷却单元或直接芯片液冷基础设施变得必不可少。

随着液冷部署的增加，供水和处理需求也在增加。冷却液质量影响热性能和设备寿命。数据中心必须配置水处理系统，或指定对水质依赖最小的闭环系统。

供电考量

先进封装需要与增加的电流需求和更严格的电压调节要求相匹配的供电系统。

电压调节器布局

向先进封装输送大电流得益于将电压调节器放置在封装附近。短距离减少了电阻损耗，并在功率需求快速变化时改善瞬态响应。主板设计越来越多地将VRM直接放置在GPU封装旁边。

在低于1V电压下达到数百安培的电流水平，带来了极具挑战性的配电需求。PCB层数和铜厚度增加，以承载电流而不产生过大损耗或温升。主板设计复杂度和成本随封装功率一同增加。

配电网络（PDN）设计影响稳态效率和瞬态稳定性。AI工作负载在批量计算开始和完成时表现出快速的功率变化。PDN必须提供电流浪涌而不产生导致错误的电压跌落。

设施电力基础设施

数据中心电力基础设施必须同时满足总功率增加和功率密度增加的需求。需要100 kW的机架需要很少有设施默认配置的电气基础设施。母线槽容量、PDU额定值和分支电路数量都需要根据实际部署计划进行验证。

设施级的电力效率对总拥有成本有重大影响。每瓦性能更高的先进封装在降低计算成本的同时也减少了散热负载。然而，只有当设施基础设施在相关功率范围内高效运行时，这种优势才能实现。

高密度AI基础设施给备用电源系统带来新的挑战。UPS和发电机容量必须匹配设施峰值负载，同时提供足够的运行时间以实现优雅关机。备用电源的资本成本随保护负载的规模而增加，增加了基础设施投资。

物理外形尺寸

先进封装影响整个系统层级的物理外形尺寸。

封装尺寸

中介层尺寸限制决定了单个封装中可以容纳多少芯片和HBM堆叠。当前的CoWoS封装跨越多个光刻版面积，接近制造设备的极限。封装尺寸的增长使每个封装具有更多能力，但对插座和主板设计提出了挑战。

封装高度随HBM堆叠数量增加而增加。每个HBM堆叠增加的垂直尺寸需要插座和散热器设计来适应。在封装数量和高度限制之间权衡的系统设计与前几代产品有所不同。

先进封装的球栅阵列（BGA）图案包含数千个电源、信号和接地连接。插座设计必须可靠地接触所有连接，同时允许拆卸封装进行维护。高引脚数插座的机械工程影响系统可维护性。

主板和系统设计

用于先进封装的主板设计将大量面积用于供电、内存通道和高速互连。每个封装所需的主板空间可能限制单块主板上可以安装的封装数量。系统设计根据工作负载需求在较少的大封装或较多的小封装之间做出选择。

服务器外形尺寸不断演进以适应先进封装的需求。标准1U和2U外形的高度限制与高功率封装的散热方案相冲突。专用AI服务器设计优先考虑热性能而非机架密度。

随着封装在恒定外形尺寸内变得更强大，机架功率密度增加。为10-15 kW/机架设计的设施发现AI基础设施需要50-100+ kW/机架。已安装基础设施与部署需求之间的不匹配造成了昂贵的改造情况。

供应链影响

先进封装产能限制影响AI基础设施的可用性和规划周期。

产能分配

台积电计划在短期内扩建八个CoWoS工厂，包括嘉义科学园区的工厂和收购的群创光电设施。[^5]半导体设备供应商确认，台积电和非台积电厂商包括日月光、安靠和联华电子

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