CXL 4.0 en de Interconnect-oorlogen: Hoe AI-geheugen de Datacenterarchitectuur Hervormt

12 december 2025

December 2025 Update: Het CXL Consortium heeft CXL 4.0 uitgebracht op 18 november, met een verdubbeling van de bandbreedte naar 128 GT/s met PCIe 7.0 en de introductie van gebundelde poorten voor 1,5 TB/s verbindingen. Panmnesia is begonnen met het leveren van samples van de eerste CXL 3.2 fabric-switch in de industrie met poortgebaseerde routering. Ondertussen richt UALink zich op implementatie eind 2026 en heeft Huawei UB-Mesh als open source vrijgegeven als alternatief.

Samenvatting

CXL 4.0 vertegenwoordigt de volgende generatie geheugeninterconnect-technologie, waarmee meer dan 100 terabytes gepooled geheugen met cache-coherentie over de gehele AI-infrastructuur mogelijk wordt. De gebundelde poorten-functie van de specificatie maakt het mogelijk om meerdere fysieke poorten te aggregeren tot enkele logische verbindingen die 1,5 TB/s totale bandbreedte leveren. Panmnesia's CXL 3.2 fabric-switch markeert de eerste hardware die poortgebaseerde routering implementeert voor multi-rack AI-clusters. Het bredere interconnect-landschap fragmenteert verder terwijl UALink, Ultra Ethernet en Huawei's UB-Mesh concurreren om verschillende niches.

Wat Er Gebeurde

Het CXL Consortium heeft de Compute Express Link 4.0-specificatie uitgebracht op 18 november 2025, tijdens SC25.¹ De specificatie stapt over van PCIe 6.x (64 GT/s) naar PCIe 7.0 (128 GT/s), waarmee de beschikbare bandbreedte verdubbelt terwijl het 256-byte FLIT-formaat dat met CXL 3.x is geïntroduceerd, behouden blijft.²

"De release van de CXL 4.0-specificatie zet een nieuwe mijlpaal voor het bevorderen van coherente geheugenconnectiviteit, met een verdubbeling van de bandbreedte ten opzichte van de vorige generatie met krachtige nieuwe functies," verklaarde Derek Rohde, CXL Consortium President en Principal Engineer bij NVIDIA.³

Vier dagen eerder, op 12 november, kondigde de Koreaanse startup Panmnesia de sample-beschikbaarheid aan van zijn PCIe 6.0/CXL 3.2 Fabric Switch: de eerste silicium die poortgebaseerde routering (PBR) implementeert voor CXL-fabrics.⁴

Het interconnect-landschap blijft fragmenteren. UALink richt zich op datacenter-implementatie eind 2026. Huawei kondigde aan dat het zijn UB-Mesh-protocol als open source zal vrijgeven, ontworpen om PCIe, CXL, NVLink en TCP/IP te vervangen door een uniforme standaard.⁵

Waarom Het Belangrijk Is voor Infrastructuur

Geheugen Wordt Composeerbaar: CXL 4.0 maakt geheugen-pooling op schaal mogelijk. AI-inferentie-workloads die honderden terabytes vereisen, kunnen nu toegang krijgen tot gedeelde geheugenpools over racks met cache-coherentie, niet alleen binnen een enkele server.

Bandbreedte Past bij AI-vraag: Een CXL 4.0 gebundelde poort met x16 links bij 128 GT/s levert 768 GB/s in elke richting (1,536 TB/s totale bandbreedte tussen apparaat en CPU).⁶ LLM-inferentie-serving profiteert direct van deze capaciteit.

Multi-Rack AI-Clusters: De poortgebaseerde routering in CXL 3.2/4.0 stelt fabric-switches in staat om duizenden apparaten over meerdere racks te verbinden zonder lange netwerklatentie. Panmnesia claimt "dubbelcijferige nanoseconde latentie" voor geheugentoegang.⁷

Risico van Standaardfragmentatie: Vier concurrerende interconnect-ecosystemen (CXL/PCIe, UALink, Ultra Ethernet, NVLink) dwingen infrastructuurplanners om te wedden op winnaars. Apparatuur die vandaag wordt gekocht, kan in 2027 interoperabiliteitsproblemen ondervinden.

Technische Details

CXL 4.0-Specificatie

Architectuur van Gebundelde Poorten

CXL 4.0's gebundelde poorten aggregeren meerdere fysieke CXL-apparaatpoorten tot een enkele logische entiteit:⁸

• Host en Type 1/2 apparaten kunnen meerdere fysieke poorten combineren
• Systeemsoftware ziet één apparaat ondanks meerdere fysieke verbindingen
• Geoptimaliseerd voor 256B FLIT-modus, waardoor legacy 68B FLIT-overhead wordt geëlimineerd
• Maakt 1,5+ TB/s totale bandbreedte per logische verbinding mogelijk

Panmnesia CXL 3.2 Fabric Switch

De eerste CXL 3.2 switch-silicium omvat:⁹

Doeltoepassingen zijn onder meer DLRM (Deep Learning Recommendation Models), LLM-inferentie, RAG-workloads en MPI-gebaseerde HPC-simulaties.

Concurrerende Interconnect-Standaarden

Interconnect-Beslissingsraamwerk

Wanneer welke standaard te gebruiken:

UALink vs. CXL-Positionering

UALink concurreert niet direct met CXL. Ze dienen verschillende doelen:¹⁰

• UALink: GPU-naar-GPU schaling voor acceleratorclusters (scale-up)
• CXL: CPU-geheugencoherentie en geheugen-pooling (geheugenuitbreiding)
• Ultra Ethernet: Scale-out netwerken over datacenters

"UALink werkt naast PCIe en CXL, maar alleen UALink heeft het effect van het unificeren van de toegewezen resources. UALink is ontworpen om uw hoofd-GPU-units te verbinden voor GPU-naar-GPU schaling," legde Michael Posner, VP of Product Management bij Synopsys, uit.¹¹

Huawei UB-Mesh

Huawei's alternatieve benadering is gericht op het vervangen van alle bestaande interconnects:¹²

• Richt zich op 1 TB/s+ bandbreedte per apparaat
• ~150 ns hop-latentie (verbetering van microseconden naar nanoseconden)
• Synchrone load/store-semantiek vs. pakketgebaseerd
• Open source-licentie aangekondigd in september 2025
• Schaalt naar 1 miljoen processors in "SuperNode"-architectuur

Industrie-adoptie blijft onzeker gezien geopolitieke zorgen en het momentum van bestaande standaarden.

Wat Komt Er

Eind 2026: UALink-switches bereiken datacenters; CXL 4.0-producten beginnen met sampling.

Eind 2026-2027: CXL 4.0 multi-rack systemen bereiken productie-implementatie.¹³

Q4 2026: Upscale AI richt zich op UALink-switch levering.¹⁴

Doorlopend: Standaardisatieorganen navigeren de coëxistentie van CXL, UALink en Ultra Ethernet. Huawei's UB-Mesh zoekt adoptie buiten westerse markten.

Het interconnect-landschap zal tot minstens 2027 gefragmenteerd blijven. Geen enkele standaard adresseert alle gebruiksscenario's: geheugen-pooling (CXL), accelerator-schaling (UALink/NVLink) en netwerkfabric (Ultra Ethernet/InfiniBand).

Belangrijkste Inzichten

Voor infrastructuurplanners: - CXL 4.0 maakt 100+ TB geheugenpools met cache-coherentie over racks mogelijk - Panmnesia samplet eerste CXL 3.2 fabric-switch met poortgebaseerde routering - Plan voor standaard-coëxistentie: CXL + UALink + Ultra Ethernet/InfiniBand - Implementatietijdlijn eind 2026-2027 voor CXL 4.0 productiesystemen

Voor operationele teams: - CXL behoudt achterwaartse compatibiliteit met vorige generaties - Poortgebaseerde routering vereenvoudigt multi-rack fabric management - Dubbelcijferige nanoseconde latentie voor geheugentoegang over switches - Monitor Panmnesia, XConn en andere CXL-switch leveranciers voor beschikbaarheid

Voor strategische planning: - Geen enkele interconnect-standaard zal "winnen" omdat verschillende lagen verschillende doelen dienen - Geheugen-pooling wordt haalbaar voor AI-inferentie op schaal - Huawei's UB-Mesh creëert parallel ecosysteem voornamelijk voor Chinese markt - Apparatuurbeslissingen in 2025-2026 zullen interoperabiliteit tot 2030 beïnvloeden

Referenties

Voor AI-infrastructuurimplementatie met geavanceerde interconnect-architecturen, neem contact op met Introl.