CXL 4.0 und die Interconnect-Kriege: Wie KI-Speicher die Rechenzentrumsarchitektur neu gestaltet

12. Dezember 2025

Update Dezember 2025: Das CXL-Konsortium veröffentlichte CXL 4.0 am 18. November und verdoppelte die Bandbreite auf 128 GT/s mit PCIe 7.0 und führte gebündelte Ports für 1,5 TB/s-Verbindungen ein. Panmnesia begann mit der Musterlieferung des branchenweit ersten CXL 3.2 Fabric-Switches mit portbasiertem Routing. Währenddessen zielt UALink auf eine Bereitstellung Ende 2026 ab und Huawei hat UB-Mesh als Alternative als Open Source veröffentlicht.

Zusammenfassung

CXL 4.0 repräsentiert die nächste Generation der Speicher-Interconnect-Technologie und ermöglicht über 100 Terabyte gepoolten Speicher mit Cache-Kohärenz über die gesamte KI-Infrastruktur. Die gebündelten Ports der Spezifikation ermöglichen die Aggregation mehrerer physischer Ports zu einzelnen logischen Verbindungen mit einer Gesamtbandbreite von 1,5 TB/s. Panmnesias CXL 3.2 Fabric-Switch markiert die erste Hardware, die portbasiertes Routing für Multi-Rack-KI-Cluster implementiert. Die breitere Interconnect-Landschaft fragmentiert weiter, während UALink, Ultra Ethernet und Huaweis UB-Mesh um verschiedene Nischen konkurrieren.

Was geschah

Das CXL-Konsortium veröffentlichte die Compute Express Link 4.0-Spezifikation am 18. November 2025 auf der SC25.¹ Die Spezifikation wechselt von PCIe 6.x (64 GT/s) zu PCIe 7.0 (128 GT/s) und verdoppelt die verfügbare Bandbreite bei Beibehaltung des mit CXL 3.x eingeführten 256-Byte-FLIT-Formats.²

"Die Veröffentlichung der CXL 4.0-Spezifikation setzt einen neuen Meilenstein für die Weiterentwicklung kohärenter Speicherkonnektivität und verdoppelt die Bandbreite gegenüber der vorherigen Generation mit leistungsstarken neuen Funktionen," erklärte Derek Rohde, CXL-Konsortiumspräsident und Principal Engineer bei NVIDIA.³

Vier Tage zuvor, am 12. November, kündigte das koreanische Startup Panmnesia die Musterverfügbarkeit seines PCIe 6.0/CXL 3.2 Fabric-Switches an: das erste Silizium, das portbasiertes Routing (PBR) für CXL-Fabrics implementiert.⁴

Die Interconnect-Landschaft fragmentiert weiter. UALink zielt auf eine Rechenzentrumsbereitstellung Ende 2026 ab. Huawei kündigte an, sein UB-Mesh-Protokoll als Open Source zu veröffentlichen, das entwickelt wurde, um PCIe, CXL, NVLink und TCP/IP durch einen einheitlichen Standard zu ersetzen.⁵

Warum es für die Infrastruktur wichtig ist

Speicher wird komponierbar: CXL 4.0 ermöglicht Speicher-Pooling im großen Maßstab. KI-Inferenz-Workloads, die Hunderte von Terabytes benötigen, können jetzt auf gemeinsame Speicher-Pools über Racks hinweg mit Cache-Kohärenz zugreifen, nicht nur innerhalb eines einzelnen Servers.

Bandbreite entspricht der KI-Nachfrage: Ein gebündelter CXL 4.0-Port mit x16-Links bei 128 GT/s liefert 768 GB/s in jede Richtung (1,536 TB/s Gesamtbandbreite zwischen Gerät und CPU).⁶ LLM-Inferenz-Serving profitiert direkt von dieser Kapazität.

Multi-Rack-KI-Cluster: Das portbasierte Routing in CXL 3.2/4.0 ermöglicht es Fabric-Switches, Tausende von Geräten über mehrere Racks hinweg zu verbinden, ohne lange Netzwerklatenz zu verursachen. Panmnesia behauptet "zweistellige Nanosekunden-Latenz" für Speicherzugriff.⁷

Risiko der Standardfragmentierung: Vier konkurrierende Interconnect-Ökosysteme (CXL/PCIe, UALink, Ultra Ethernet, NVLink) zwingen Infrastrukturplaner, auf Gewinner zu setzen. Heute gekaufte Ausrüstung kann 2027 Interoperabilitätsprobleme haben.

Technische Details

CXL 4.0-Spezifikation

Architektur gebündelter Ports

Die gebündelten Ports von CXL 4.0 aggregieren mehrere physische CXL-Geräteports zu einer einzelnen logischen Einheit:⁸

• Host und Typ-1/2-Geräte können mehrere physische Ports kombinieren
• Systemsoftware sieht ein einzelnes Gerät trotz mehrerer physischer Verbindungen
• Optimiert für 256B-FLIT-Modus, eliminiert Legacy-68B-FLIT-Overhead
• Ermöglicht 1,5+ TB/s Gesamtbandbreite pro logischer Verbindung

Panmnesia CXL 3.2 Fabric-Switch

Das erste CXL 3.2-Switch-Silizium umfasst:⁹

Zielanwendungen umfassen DLRM (Deep Learning Recommendation Models), LLM-Inferenz, RAG-Workloads und MPI-basierte HPC-Simulationen.

Konkurrierende Interconnect-Standards

Interconnect-Entscheidungsrahmen

Wann welchen Standard verwenden:

UALink vs. CXL-Positionierung

UALink konkurriert nicht direkt mit CXL. Sie dienen unterschiedlichen Zwecken:¹⁰

• UALink: GPU-zu-GPU-Skalierung für Beschleuniger-Cluster (Scale-up)
• CXL: CPU-Speicher-Kohärenz und Speicher-Pooling (Speichererweiterung)
• Ultra Ethernet: Scale-out-Netzwerk über Rechenzentren

"UALink arbeitet neben PCIe und CXL, aber nur UALink hat den Effekt, die zugewiesenen Ressourcen zu vereinheitlichen. UALink ist darauf ausgelegt, Ihre Haupt-GPU-Einheiten für GPU-zu-GPU-Skalierung zu verbinden," erklärte Michael Posner, VP of Product Management bei Synopsys.¹¹

Huawei UB-Mesh

Huaweis alternativer Ansatz zielt darauf ab, alle bestehenden Interconnects zu ersetzen:¹²

• Zielt auf 1 TB/s+ Bandbreite pro Gerät
• ~150 ns Hop-Latenz (Verbesserung von Mikrosekunden auf Nanosekunden)
• Synchrone Load/Store-Semantik vs. paketbasiert
• Open-Source-Lizenz im September 2025 angekündigt
• Skaliert auf 1 Million Prozessoren in "SuperNode"-Architektur

Die Branchenadoption bleibt angesichts geopolitischer Bedenken und der Dynamik bestehender Standards unsicher.

Was kommt als Nächstes

Ende 2026: UALink-Switches erreichen Rechenzentren; CXL 4.0-Produkte beginnen mit der Musterlieferung.

Ende 2026-2027: CXL 4.0 Multi-Rack-Systeme erreichen Produktionseinsatz.¹³

Q4 2026: Upscale AI zielt auf UALink-Switch-Lieferung ab.¹⁴

Laufend: Standardisierungsgremien navigieren die Koexistenz von CXL, UALink und Ultra Ethernet. Huaweis UB-Mesh sucht Adoption außerhalb westlicher Märkte.

Die Interconnect-Landschaft wird mindestens bis 2027 fragmentiert bleiben. Kein einzelner Standard adressiert alle Anwendungsfälle: Speicher-Pooling (CXL), Beschleuniger-Skalierung (UALink/NVLink) und Netzwerk-Fabric (Ultra Ethernet/InfiniBand).

Wichtige Erkenntnisse

Für Infrastrukturplaner: - CXL 4.0 ermöglicht 100+ TB Speicher-Pools mit Cache-Kohärenz über Racks hinweg - Panmnesia liefert Muster des ersten CXL 3.2 Fabric-Switches mit portbasiertem Routing - Planen Sie für Standardkoexistenz: CXL + UALink + Ultra Ethernet/InfiniBand - Bereitstellungszeitplan Ende 2026-2027 für CXL 4.0-Produktionssysteme

Für Betriebsteams: - CXL behält Rückwärtskompatibilität mit früheren Generationen - Portbasiertes Routing vereinfacht Multi-Rack-Fabric-Management - Zweistellige Nanosekunden-Latenz für Speicherzugriff über Switches - Beobachten Sie Panmnesia, XConn und andere CXL-Switch-Anbieter hinsichtlich Verfügbarkeit

Für strategische Planung: - Kein einzelner Interconnect-Standard wird "gewinnen", weil verschiedene Schichten unterschiedlichen Zwecken dienen - Speicher-Pooling wird für KI-Inferenz im großen Maßstab realisierbar - Huaweis UB-Mesh schafft ein paralleles Ökosystem hauptsächlich für den chinesischen Markt - Ausrüstungsentscheidungen in 2025-2026 werden die Interoperabilität bis 2030 beeinflussen

Referenzen

Für KI-Infrastrukturbereitstellung mit fortschrittlichen Interconnect-Architekturen kontaktieren Sie Introl.