CXL 4.0 et les Guerres d'Interconnexion : Comment la Mémoire IA Remodèle l'Architecture des Centres de Données

12 décembre 2025

Mise à jour décembre 2025 : Le Consortium CXL a publié CXL 4.0 le 18 novembre, doublant la bande passante à 128 GT/s avec PCIe 7.0 et introduisant des ports groupés pour des connexions de 1,5 To/s. Panmnesia a commencé l'échantillonnage du premier switch fabric CXL 3.2 de l'industrie avec routage basé sur les ports. Pendant ce temps, UALink vise un déploiement fin 2026 et Huawei a publié UB-Mesh en open source comme alternative.

Résumé

CXL 4.0 représente la prochaine génération de technologie d'interconnexion mémoire, permettant plus de 100 téraoctets de mémoire mutualisée avec cohérence de cache à travers l'infrastructure IA. La fonctionnalité de ports groupés de la spécification permet d'agréger plusieurs ports physiques en connexions logiques uniques délivrant 1,5 To/s de bande passante totale. Le switch fabric CXL 3.2 de Panmnesia marque le premier matériel implémentant le routage basé sur les ports pour les clusters IA multi-rack. Le paysage plus large de l'interconnexion se fragmente davantage alors qu'UALink, Ultra Ethernet et UB-Mesh de Huawei rivalisent pour différentes niches.

Ce Qui S'est Passé

Le Consortium CXL a publié la spécification Compute Express Link 4.0 le 18 novembre 2025, lors de SC25.¹ La spécification passe de PCIe 6.x (64 GT/s) à PCIe 7.0 (128 GT/s), doublant la bande passante disponible tout en maintenant le format FLIT de 256 octets introduit avec CXL 3.x.²

"La publication de la spécification CXL 4.0 établit un nouveau jalon pour l'avancement de la connectivité mémoire cohérente, doublant la bande passante par rapport à la génération précédente avec de puissantes nouvelles fonctionnalités," a déclaré Derek Rohde, Président du Consortium CXL et Ingénieur Principal chez NVIDIA.³

Quatre jours plus tôt, le 12 novembre, la startup coréenne Panmnesia a annoncé la disponibilité d'échantillons de son Switch Fabric PCIe 6.0/CXL 3.2 : le premier silicium implémentant le routage basé sur les ports (PBR) pour les fabrics CXL.⁴

Le paysage de l'interconnexion continue de se fragmenter. UALink vise un déploiement en centre de données fin 2026. Huawei a annoncé qu'il publiera son protocole UB-Mesh en open source, conçu pour remplacer PCIe, CXL, NVLink et TCP/IP par une norme unifiée.⁵

Pourquoi C'est Important pour l'Infrastructure

La Mémoire Devient Composable : CXL 4.0 permet la mutualisation de mémoire à grande échelle. Les charges de travail d'inférence IA nécessitant des centaines de téraoctets peuvent désormais accéder à des pools de mémoire partagée à travers les racks avec cohérence de cache, pas seulement au sein d'un seul serveur.

La Bande Passante Répond à la Demande IA : Un port groupé CXL 4.0 avec des liens x16 à 128 GT/s délivre 768 Go/s dans chaque direction (1,536 To/s de bande passante totale entre appareil et CPU).⁶ Le service d'inférence LLM bénéficie directement de cette capacité.

Clusters IA Multi-Rack : Le routage basé sur les ports dans CXL 3.2/4.0 permet aux switches fabric d'interconnecter des milliers d'appareils à travers plusieurs racks sans encourir une longue latence réseau. Panmnesia revendique une "latence à deux chiffres en nanosecondes" pour l'accès mémoire.⁷

Risque de Fragmentation des Standards : Quatre écosystèmes d'interconnexion concurrents (CXL/PCIe, UALink, Ultra Ethernet, NVLink) forcent les planificateurs d'infrastructure à parier sur les gagnants. L'équipement acheté aujourd'hui peut faire face à des défis d'interopérabilité en 2027.

Détails Techniques

Spécification CXL 4.0

Architecture des Ports Groupés

Les ports groupés de CXL 4.0 agrègent plusieurs ports physiques d'appareils CXL en une seule entité logique :⁸

• L'hôte et les appareils Type 1/2 peuvent combiner plusieurs ports physiques
• Le logiciel système voit un seul appareil malgré les connexions physiques multiples
• Optimisé pour le Mode FLIT 256B, éliminant la surcharge du FLIT hérité 68B
• Permet plus de 1,5 To/s de bande passante totale par connexion logique

Switch Fabric CXL 3.2 de Panmnesia

Le premier silicium de switch CXL 3.2 comprend :⁹

Les applications cibles incluent DLRM (Modèles de Recommandation Deep Learning), inférence LLM, charges de travail RAG et simulations HPC basées sur MPI.

Standards d'Interconnexion Concurrents

Cadre de Décision d'Interconnexion

Quand utiliser quel standard :

Positionnement UALink vs. CXL

UALink ne concurrence pas directement CXL. Ils servent des objectifs différents :¹⁰

• UALink : Mise à l'échelle GPU-à-GPU pour clusters d'accélérateurs (scale-up)
• CXL : Cohérence CPU-mémoire et mutualisation mémoire (extension mémoire)
• Ultra Ethernet : Réseau scale-out à travers les centres de données

"UALink fonctionne aux côtés de PCIe et CXL, mais seul UALink a l'effet d'unifier les ressources allouées. UALink est conçu pour connecter vos unités GPU principales pour la mise à l'échelle GPU-à-GPU," a expliqué Michael Posner, VP de la Gestion des Produits chez Synopsys.¹¹

UB-Mesh de Huawei

L'approche alternative de Huawei vise à remplacer toutes les interconnexions existantes :¹²

• Cible une bande passante de 1 To/s+ par appareil
• ~150 ns de latence par saut (amélioration de microsecondes à nanosecondes)
• Sémantique de chargement/stockage synchrone vs. basée sur les paquets
• Licence open source annoncée en septembre 2025
• Monte jusqu'à 1 million de processeurs en architecture "SuperNode"

L'adoption par l'industrie reste incertaine compte tenu des préoccupations géopolitiques et de l'élan des standards existants.

Quelle Est la Suite

Fin 2026 : Les switches UALink arrivent dans les centres de données ; les produits CXL 4.0 commencent l'échantillonnage.

Fin 2026-2027 : Les systèmes multi-rack CXL 4.0 atteignent le déploiement en production.¹³

T4 2026 : Upscale AI vise la livraison de switches UALink.¹⁴

En cours : Les organismes de normalisation naviguent la coexistence de CXL, UALink et Ultra Ethernet. L'UB-Mesh de Huawei cherche l'adoption en dehors des marchés occidentaux.

Le paysage de l'interconnexion restera fragmenté au moins jusqu'en 2027. Aucun standard unique n'adresse tous les cas d'usage : mutualisation mémoire (CXL), mise à l'échelle des accélérateurs (UALink/NVLink) et fabric réseau (Ultra Ethernet/InfiniBand).

Points Clés à Retenir

Pour les planificateurs d'infrastructure : - CXL 4.0 permet des pools mémoire de 100+ To avec cohérence de cache entre les racks - Panmnesia échantillonne le premier switch fabric CXL 3.2 avec routage basé sur les ports - Planifiez pour la coexistence des standards : CXL + UALink + Ultra Ethernet/InfiniBand - Calendrier de déploiement fin 2026-2027 pour les systèmes de production CXL 4.0

Pour les équipes d'exploitation : - CXL maintient la compatibilité ascendante avec les générations précédentes - Le routage basé sur les ports simplifie la gestion des fabrics multi-rack - Latence à deux chiffres en nanosecondes pour l'accès mémoire à travers les switches - Surveillez Panmnesia, XConn et autres fournisseurs de switches CXL pour la disponibilité

Pour la planification stratégique : - Aucun standard d'interconnexion unique ne "gagnera" car différentes couches servent différents objectifs - La mutualisation mémoire devient viable pour l'inférence IA à grande échelle - L'UB-Mesh de Huawei crée un écosystème parallèle principalement pour le marché chinois - Les décisions d'équipement en 2025-2026 affecteront l'interopérabilité jusqu'en 2030

Références

Pour le déploiement d'infrastructure IA avec des architectures d'interconnexion avancées, contactez Introl.