CXL 4.0とインターコネクト戦争：AIメモリがデータセンターアーキテクチャを再構築する方法

2025年12月12日

2025年12月アップデート： CXLコンソーシアムは11月18日にCXL 4.0をリリースし、PCIe 7.0で帯域幅を128 GT/sに倍増させ、1.5 TB/s接続のためのバンドルポートを導入しました。Panmnesiaは、ポートベースルーティングを備えた業界初のCXL 3.2ファブリックスイッチのサンプル提供を開始しました。一方、UALinkは2026年後半の展開を目指し、HuaweiはUB-Meshを代替としてオープンソース化しました。

要約

CXL 4.0は次世代のメモリインターコネクト技術を代表し、AIインフラストラクチャ全体でキャッシュコヒーレンシを保ちながら100テラバイト以上のプールメモリを実現します。仕様のバンドルポート機能により、複数の物理ポートを単一の論理接続に集約し、合計1.5 TB/sの帯域幅を提供できます。PanmnesiaのCXL 3.2ファブリックスイッチは、マルチラックAIクラスター向けのポートベースルーティングを実装した最初のハードウェアです。より広いインターコネクト環境は、UALink、Ultra Ethernet、HuaweiのUB-Meshが異なるニッチで競争する中、さらに分断化が進んでいます。

何が起きたか

CXLコンソーシアムは2025年11月18日にSC25でCompute Express Link 4.0仕様をリリースしました。¹ この仕様はPCIe 6.x（64 GT/s）からPCIe 7.0（128 GT/s）に移行し、CXL 3.xで導入された256バイトFLITフォーマットを維持しながら、利用可能な帯域幅を倍増させています。²

「CXL 4.0仕様のリリースは、コヒーレントメモリ接続の進歩における新たなマイルストーンを設定し、前世代と比較して帯域幅を倍増させ、強力な新機能を提供します」とCXLコンソーシアム会長でNVIDIAのプリンシパルエンジニアであるDerek Rohde氏は述べました。³

4日前の11月12日、韓国のスタートアップPanmnesiaは、PCIe 6.0/CXL 3.2ファブリックスイッチのサンプル提供を発表しました：CXLファブリック向けポートベースルーティング（PBR）を実装した最初のシリコンです。⁴

インターコネクト環境は分断化が続いています。UALinkは2026年後半のデータセンター展開を目指しています。Huaweiは、PCIe、CXL、NVLink、TCP/IPを統一標準で置き換えるよう設計されたUB-Meshプロトコルをオープンソース化すると発表しました。⁵

インフラストラクチャにとって重要な理由

メモリがコンポーザブルに：CXL 4.0は大規模なメモリプーリングを可能にします。数百テラバイトを必要とするAI推論ワークロードは、単一サーバー内だけでなく、ラック間でキャッシュコヒーレンシを保ちながら共有メモリプールにアクセスできるようになりました。

帯域幅がAI需要に対応：128 GT/sでx16リンクを持つCXL 4.0バンドルポートは、各方向768 GB/s（デバイスとCPU間の総帯域幅1.536 TB/s）を提供します。⁶ LLM推論サービングはこの容量から直接恩恵を受けます。

マルチラックAIクラスター：CXL 3.2/4.0のポートベースルーティングにより、ファブリックスイッチは長いネットワーク遅延を発生させることなく、複数のラックにまたがる数千のデバイスを相互接続できます。Panmnesiaはメモリアクセスの「2桁ナノ秒レイテンシ」を主張しています。⁷

標準の分断化リスク：4つの競合するインターコネクトエコシステム（CXL/PCIe、UALink、Ultra Ethernet、NVLink）は、インフラストラクチャプランナーに勝者への賭けを強いています。今日購入した機器は2027年に相互運用性の課題に直面する可能性があります。

技術詳細

CXL 4.0仕様

バンドルポートアーキテクチャ

CXL 4.0のバンドルポートは、複数の物理CXLデバイスポートを単一の論理エンティティに集約します：⁸

• ホストおよびType 1/2デバイスは複数の物理ポートを組み合わせ可能
• システムソフトウェアは複数の物理接続があっても単一デバイスとして認識
• 256B FLITモード用に最適化され、レガシー68B FLITのオーバーヘッドを排除
• 論理接続あたり1.5+ TB/sの総帯域幅を実現

Panmnesia CXL 3.2ファブリックスイッチ

最初のCXL 3.2スイッチシリコンには以下が含まれます：⁹

ターゲットアプリケーションには、DLRM（深層学習レコメンデーションモデル）、LLM推論、RAGワークロード、MPIベースのHPCシミュレーションが含まれます。

競合するインターコネクト標準

インターコネクト決定フレームワーク

どの標準をいつ使用するか：

UALink vs CXLのポジショニング

UALinkはCXLと直接競合しません。異なる目的を果たしています：¹⁰

• UALink：アクセラレータクラスター向けGPU-GPUスケーリング（スケールアップ）
• CXL：CPU-メモリコヒーレンシとメモリプーリング（メモリ拡張）
• Ultra Ethernet：データセンター間のスケールアウトネットワーキング

「UALinkはPCIeおよびCXLと連携して動作しますが、割り当てられたリソースを統一する効果を持つのはUALinkだけです。UALinkは、GPU-GPUスケーリングのために主要なGPUユニットを接続するように設計されています」とSynopsysの製品管理担当VP、Michael Posner氏は説明しました。¹¹

Huawei UB-Mesh

Huaweiの代替アプローチは、既存のすべてのインターコネクトを置き換えることを目指しています：¹²

• デバイスあたり1 TB/s以上の帯域幅を目標
• ホップあたり約150 nsのレイテンシ（マイクロ秒からナノ秒への改善）
• パケットベースと比較した同期ロード/ストアセマンティクス
• 2025年9月にオープンソースライセンスを発表
• 「SuperNode」アーキテクチャで100万プロセッサにスケール

地政学的懸念と既存標準の勢いを考慮すると、業界での採用は不確実なままです。

今後の展開

2026年後半：UALinkスイッチがデータセンターに到達；CXL 4.0製品がサンプリング開始。

2026年後半-2027年：CXL 4.0マルチラックシステムが本番展開に到達。¹³

2026年Q4：Upscale AIがUALinkスイッチ配送を目標。¹⁴

継続中：標準化団体がCXL、UALink、Ultra Ethernetの共存を調整。HuaweiのUB-Meshは西側市場以外での採用を模索。

インターコネクト環境は少なくとも2027年まで分断化したままとなります。単一の標準がすべてのユースケースに対応することはありません：メモリプーリング（CXL）、アクセラレータスケーリング（UALink/NVLink）、ネットワークファブリック（Ultra Ethernet/InfiniBand）。

主要ポイント

インフラストラクチャプランナー向け： - CXL 4.0はラック間でキャッシュコヒーレンシを保つ100+ TBメモリプールを実現 - Panmnesiaがポートベースルーティングを備えた最初のCXL 3.2ファブリックスイッチをサンプリング中 - 標準の共存を計画：CXL + UALink + Ultra Ethernet/InfiniBand - CXL 4.0本番システムの展開タイムラインは2026年後半-2027年

運用チーム向け： - CXLは以前の世代との下位互換性を維持 - ポートベースルーティングがマルチラックファブリック管理を簡素化 - スイッチを介したメモリアクセスで2桁ナノ秒レイテンシ - Panmnesia、XConn、その他のCXLスイッチベンダーの可用性を監視

戦略的計画向け： - 単一のインターコネクト標準が「勝つ」ことはない—異なるレイヤーが異なる目的を果たすため - メモリプーリングが大規模AI推論で実現可能に - HuaweiのUB-Meshは主に中国市場向けの並行エコシステムを構築 - 2025-2026年の機器決定が2030年までの相互運用性に影響

参考文献

高度なインターコネクトアーキテクチャによるAIインフラストラクチャ展開については、Introlにお問い合わせください。