CXL 4.0 y las Guerras de Interconexión: Cómo la Memoria de IA Está Transformando la Arquitectura de Centros de Datos
12 de diciembre de 2025
Actualización de diciembre de 2025: El Consorcio CXL lanzó CXL 4.0 el 18 de noviembre, duplicando el ancho de banda a 128 GT/s con PCIe 7.0 e introduciendo puertos agrupados para conexiones de 1,5 TB/s. Panmnesia comenzó a enviar muestras del primer switch de fabric CXL 3.2 de la industria con enrutamiento basado en puertos. Mientras tanto, UALink apunta a implementación a finales de 2026 y Huawei publicó UB-Mesh como código abierto como alternativa.
Resumen
CXL 4.0 representa la próxima generación de tecnología de interconexión de memoria, permitiendo más de 100 terabytes de memoria agrupada con coherencia de caché en toda la infraestructura de IA. La función de puertos agrupados de la especificación permite agregar múltiples puertos físicos en conexiones lógicas únicas que entregan 1,5 TB/s de ancho de banda total. El switch de fabric CXL 3.2 de Panmnesia marca el primer hardware que implementa enrutamiento basado en puertos para clústeres de IA multi-rack. El panorama más amplio de interconexión se fragmenta aún más mientras UALink, Ultra Ethernet y UB-Mesh de Huawei compiten por diferentes nichos.
Qué Sucedió
El Consorcio CXL lanzó la especificación Compute Express Link 4.0 el 18 de noviembre de 2025, en SC25.1 La especificación cambia de PCIe 6.x (64 GT/s) a PCIe 7.0 (128 GT/s), duplicando el ancho de banda disponible mientras mantiene el formato FLIT de 256 bytes introducido con CXL 3.x.2
"El lanzamiento de la especificación CXL 4.0 establece un nuevo hito para avanzar en la conectividad de memoria coherente, duplicando el ancho de banda sobre la generación anterior con potentes nuevas funcionalidades," declaró Derek Rohde, Presidente del Consorcio CXL e Ingeniero Principal en NVIDIA.3
Cuatro días antes, el 12 de noviembre, la startup coreana Panmnesia anunció la disponibilidad de muestras de su Switch de Fabric PCIe 6.0/CXL 3.2: el primer silicio que implementa enrutamiento basado en puertos (PBR) para fabrics CXL.4
El panorama de interconexión continúa fragmentándose. UALink apunta a implementación en centros de datos a finales de 2026. Huawei anunció que publicará como código abierto su protocolo UB-Mesh, diseñado para reemplazar PCIe, CXL, NVLink y TCP/IP con un estándar unificado.5
Por Qué Importa para la Infraestructura
La Memoria Se Vuelve Componible: CXL 4.0 permite el agrupamiento de memoria a escala. Las cargas de trabajo de inferencia de IA que requieren cientos de terabytes ahora pueden acceder a pools de memoria compartida a través de racks con coherencia de caché, no solo dentro de un único servidor.
El Ancho de Banda Coincide con la Demanda de IA: Un puerto agrupado CXL 4.0 con enlaces x16 a 128 GT/s entrega 768 GB/s en cada dirección (1,536 TB/s de ancho de banda total entre dispositivo y CPU).6 El servicio de inferencia de LLM se beneficia directamente de esta capacidad.
Clústeres de IA Multi-Rack: El enrutamiento basado en puertos en CXL 3.2/4.0 permite que los switches de fabric interconecten miles de dispositivos a través de múltiples racks sin incurrir en latencia de red larga. Panmnesia afirma "latencia de dos dígitos en nanosegundos" para acceso a memoria.7
Riesgo de Fragmentación de Estándares: Cuatro ecosistemas de interconexión competidores (CXL/PCIe, UALink, Ultra Ethernet, NVLink) obligan a los planificadores de infraestructura a apostar por ganadores. El equipo comprado hoy puede enfrentar desafíos de interoperabilidad en 2027.
Detalles Técnicos
Especificación CXL 4.0
| Característica | CXL 3.x | CXL 4.0 |
|---|---|---|
| Protocolo Base | PCIe 6.x | PCIe 7.0 |
| Velocidad de Transferencia | 64 GT/s | 128 GT/s |
| Tamaño de FLIT | 256B | 256B |
| Repetidores Soportados | 2 | 4 |
| Opciones de Ancho de Enlace | Estándar | x2 nativo añadido |
| Puertos Agrupados | No | Sí |
Arquitectura de Puertos Agrupados
Los puertos agrupados de CXL 4.0 agregan múltiples puertos físicos de dispositivos CXL en una única entidad lógica:8
- Host y dispositivos Tipo 1/2 pueden combinar múltiples puertos físicos
- El software del sistema ve un único dispositivo a pesar de múltiples conexiones físicas
- Optimizado para Modo FLIT de 256B, eliminando la sobrecarga del FLIT heredado de 68B
- Permite más de 1,5 TB/s de ancho de banda total por conexión lógica
Switch de Fabric CXL 3.2 de Panmnesia
El primer silicio de switch CXL 3.2 incluye:9
| Especificación | Detalle |
|---|---|
| Soporte de Protocolo | Híbrido PCIe Gen 6.0 + CXL 3.2 |
| Velocidad de Datos | 64 GT/s |
| Modos de Enrutamiento | PBR (basado en puertos) y HBR (basado en jerarquía) |
| Subprotocolos CXL | CXL.cache, CXL.mem, CXL.io |
| Conteo de Carriles | 256 carriles de alto fan-out |
| Latencia | Nanosegundos de dos dígitos |
| Compatibilidad hacia Atrás | Todas las generaciones previas de PCIe/CXL |
Las aplicaciones objetivo incluyen DLRM (Modelos de Recomendación de Deep Learning), inferencia de LLM, cargas de trabajo RAG y simulaciones HPC basadas en MPI.
Estándares de Interconexión Competidores
| Estándar | Propietario | Propósito | Ancho de Banda | Escala | Cronograma |
|---|---|---|---|---|---|
| CXL 4.0 | Consorcio | Coherencia de memoria | 128 GT/s | Multi-rack | Finales 2026-2027 |
| NVLink 5 | NVIDIA | GPU-GPU | 1,8 TB/s | 576 GPUs | Disponible |
| UALink 1.0 | Consorcio liderado por AMD | Acelerador-acelerador | 200 Gb/s/carril | 1.024 dispositivos | Finales 2026 |
| Ultra Ethernet | UEC | Redes scale-out | Basado en Ethernet | 10.000+ endpoints | 2026+ |
| UB-Mesh | Huawei | Interconexión unificada | 1+ TB/s/dispositivo | 1M procesadores | Código abierto |
Marco de Decisión de Interconexión
Cuándo usar cada estándar:
| Caso de Uso | Mejor Opción | Por Qué |
|---|---|---|
| GPU-a-GPU dentro del nodo | NVLink | Mayor ancho de banda (1,8 TB/s), menor latencia |
| GPU-a-GPU entre nodos | UALink | Alternativa de estándar abierto a NVLink |
| Expansión de memoria | CXL | Coherencia de caché con CPU, agrupamiento de memoria |
| Redes scale-out | Ultra Ethernet / InfiniBand | Diseñado para clústeres de 10.000+ endpoints |
| Ecosistema unificado de China | UB-Mesh | Evita restricciones de PI occidental |
Posicionamiento de UALink vs. CXL
UALink no compite directamente con CXL. Sirven propósitos diferentes:10
- UALink: Escalamiento GPU-a-GPU para clústeres de aceleradores (scale-up)
- CXL: Coherencia CPU-memoria y agrupamiento de memoria (expansión de memoria)
- Ultra Ethernet: Redes scale-out a través de centros de datos
"UALink funciona junto con PCIe y CXL, pero solo UALink tiene el efecto de unificar los recursos asignados. UALink está diseñado para conectar sus unidades GPU principales para escalamiento GPU-a-GPU," explicó Michael Posner, VP de Gestión de Productos en Synopsys.11
UB-Mesh de Huawei
El enfoque alternativo de Huawei apunta a reemplazar todas las interconexiones existentes:12
- Apunta a más de 1 TB/s de ancho de banda por dispositivo
- ~150 ns de latencia por salto (mejora de microsegundos a nanosegundos)
- Semántica de carga/almacenamiento síncrona vs. basada en paquetes
- Licencia de código abierto anunciada en septiembre de 2025
- Escala hasta 1 millón de procesadores en arquitectura "SuperNode"
La adopción de la industria permanece incierta dado las preocupaciones geopolíticas y el impulso de los estándares existentes.
Qué Sigue
Finales de 2026: Los switches UALink llegan a los centros de datos; los productos CXL 4.0 comienzan a enviarse como muestras.
Finales de 2026-2027: Los sistemas multi-rack CXL 4.0 alcanzan implementación de producción.13
Q4 2026: Upscale AI apunta a la entrega de switches UALink.14
En curso: Los organismos de estándares navegan la coexistencia de CXL, UALink y Ultra Ethernet. El UB-Mesh de Huawei busca adopción fuera de los mercados occidentales.
El panorama de interconexión permanecerá fragmentado hasta al menos 2027. Ningún estándar único aborda todos los casos de uso: agrupamiento de memoria (CXL), escalamiento de aceleradores (UALink/NVLink) y fabric de red (Ultra Ethernet/InfiniBand).
Puntos Clave
Para planificadores de infraestructura: - CXL 4.0 permite pools de memoria de más de 100 TB con coherencia de caché entre racks - Panmnesia está enviando muestras del primer switch de fabric CXL 3.2 con enrutamiento basado en puertos - Planifique para coexistencia de estándares: CXL + UALink + Ultra Ethernet/InfiniBand - Cronograma de implementación de finales de 2026-2027 para sistemas de producción CXL 4.0
Para equipos de operaciones: - CXL mantiene compatibilidad hacia atrás con generaciones anteriores - El enrutamiento basado en puertos simplifica la gestión de fabric multi-rack - Latencia de nanosegundos de dos dígitos para acceso a memoria a través de switches - Monitoree a Panmnesia, XConn y otros proveedores de switches CXL para disponibilidad
Para planificación estratégica: - Ningún estándar de interconexión único "ganará" porque diferentes capas sirven propósitos diferentes - El agrupamiento de memoria se vuelve viable para inferencia de IA a escala - El UB-Mesh de Huawei crea un ecosistema paralelo principalmente para el mercado chino - Las decisiones de equipamiento en 2025-2026 afectarán la interoperabilidad hasta 2030
Referencias
Para implementación de infraestructura de IA con arquitecturas de interconexión avanzadas, contacte a Introl.
-
CXL Consortium. "CXL Consortium Releases the Compute Express Link 4.0 Specification." 18 de noviembre de 2025. ↩
-
VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." Noviembre de 2025. ↩
-
Business Wire. "CXL Consortium Releases the Compute Express Link 4.0 Specification Increasing Speed and Bandwidth." 18 de noviembre de 2025. ↩
-
Business Wire. "Panmnesia Announces Sample Availability of PCIe 6.0/CXL 3.2 Fabric Switch." 12 de noviembre de 2025. ↩
-
Tom's Hardware. "Huawei to open-source its UB-Mesh data center-scale interconnect soon." Agosto de 2025. ↩
-
Datacenter.news. "CXL 4.0 doubles bandwidth, introduces bundled ports for data centres." Noviembre de 2025. ↩
-
Panmnesia. "Press Release: PCIe 6.0/CXL 3.2 Fabric Switch." Noviembre de 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." 24 de noviembre de 2025. ↩
-
TechPowerUp. "Panmnesia Samples Industry's First PCIe 6.0/CXL 3.2 Fabric Switch." Noviembre de 2025. ↩
-
Semi Engineering. "New Data Center Protocols Tackle AI." 2025. ↩
-
Synopsys. "Ultra Ethernet UaLink AI Networks." 2025. ↩
-
ServeTheHome. "Huawei Presents UB-Mesh Interconnect for Large AI SuperNodes at Hot Chips 2025." Agosto de 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth." Noviembre de 2025. ↩
-
HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." 2 de diciembre de 2025. ↩
-
EE Times. "CXL Adds Port Bundling to Quench AI Thirst." Noviembre de 2025. ↩
-
SDxCentral. "Compute Express Link Consortium debuts 4.0 spec to push past bandwidth bottlenecks." Noviembre de 2025. ↩
-
CXL Consortium. "CXL 4.0 White Paper." Noviembre de 2025. ↩
