CXL 4.0 और इंटरकनेक्ट युद्ध: AI मेमोरी डेटा सेंटर आर्किटेक्चर को कैसे नया रूप दे रही है
12 दिसंबर 2025
दिसंबर 2025 अपडेट: CXL कंसोर्टियम ने 18 नवंबर को CXL 4.0 जारी किया, PCIe 7.0 के साथ बैंडविड्थ को 128 GT/s तक दोगुना करते हुए और 1.5 TB/s कनेक्शन के लिए बंडल्ड पोर्ट्स पेश किए। Panmnesia ने पोर्ट-बेस्ड राउटिंग के साथ उद्योग के पहले CXL 3.2 फैब्रिक स्विच के सैंपल देने शुरू किए। इस बीच, UALink 2026 के अंत में डिप्लॉयमेंट को लक्षित कर रहा है और Huawei ने विकल्प के रूप में UB-Mesh को ओपन-सोर्स किया।
सारांश
CXL 4.0 मेमोरी इंटरकनेक्ट टेक्नोलॉजी की अगली पीढ़ी का प्रतिनिधित्व करता है, जो AI इंफ्रास्ट्रक्चर में कैश कोहेरेंसी के साथ 100+ टेराबाइट पूल्ड मेमोरी को सक्षम करता है। स्पेसिफिकेशन की बंडल्ड पोर्ट्स सुविधा कई भौतिक पोर्ट्स को एकल लॉजिकल कनेक्शन में एग्रीगेट करने की अनुमति देती है जो 1.5 TB/s कुल बैंडविड्थ प्रदान करती है। Panmnesia का CXL 3.2 फैब्रिक स्विच मल्टी-रैक AI क्लस्टर के लिए पोर्ट-बेस्ड राउटिंग को लागू करने वाला पहला हार्डवेयर है। व्यापक इंटरकनेक्ट परिदृश्य और अधिक खंडित हो रहा है क्योंकि UALink, Ultra Ethernet, और Huawei का UB-Mesh विभिन्न niches के लिए प्रतिस्पर्धा कर रहे हैं।
क्या हुआ
CXL कंसोर्टियम ने 18 नवंबर 2025 को SC25 में Compute Express Link 4.0 स्पेसिफिकेशन जारी की।1 स्पेसिफिकेशन PCIe 6.x (64 GT/s) से PCIe 7.0 (128 GT/s) में शिफ्ट होती है, CXL 3.x के साथ पेश किए गए 256-बाइट FLIT फॉर्मेट को बनाए रखते हुए उपलब्ध बैंडविड्थ को दोगुना करती है।2
"CXL 4.0 स्पेसिफिकेशन की रिलीज़ कोहेरेंट मेमोरी कनेक्टिविटी को आगे बढ़ाने के लिए एक नया मील का पत्थर स्थापित करती है, शक्तिशाली नई सुविधाओं के साथ पिछली पीढ़ी की तुलना में बैंडविड्थ को दोगुना करती है," CXL कंसोर्टियम के अध्यक्ष और NVIDIA में प्रिंसिपल इंजीनियर Derek Rohde ने कहा।3
चार दिन पहले, 12 नवंबर को, कोरियाई स्टार्टअप Panmnesia ने अपने PCIe 6.0/CXL 3.2 फैब्रिक स्विच की सैंपल उपलब्धता की घोषणा की: CXL फैब्रिक्स के लिए पोर्ट-बेस्ड राउटिंग (PBR) को लागू करने वाला पहला सिलिकॉन।4
इंटरकनेक्ट परिदृश्य खंडित होता जा रहा है। UALink 2026 के अंत में डेटा सेंटर डिप्लॉयमेंट को लक्षित कर रहा है। Huawei ने घोषणा की कि वह अपने UB-Mesh प्रोटोकॉल को ओपन-सोर्स करेगी, जिसे PCIe, CXL, NVLink, और TCP/IP को एक एकीकृत मानक से बदलने के लिए डिज़ाइन किया गया है।5
यह इंफ्रास्ट्रक्चर के लिए क्यों महत्वपूर्ण है
मेमोरी कंपोज़ेबल बनती है: CXL 4.0 स्केल पर मेमोरी पूलिंग को सक्षम करता है। सैकड़ों टेराबाइट की आवश्यकता वाले AI इंफरेंस वर्कलोड अब केवल एक सर्वर के भीतर नहीं, बल्कि कैश कोहेरेंसी के साथ रैक में शेयर्ड मेमोरी पूल तक पहुंच सकते हैं।
बैंडविड्थ AI डिमांड से मेल खाती है: 128 GT/s पर x16 लिंक्स के साथ CXL 4.0 बंडल्ड पोर्ट प्रत्येक दिशा में 768 GB/s प्रदान करता है (डिवाइस और CPU के बीच 1.536 TB/s कुल बैंडविड्थ)।6 LLM इंफरेंस सर्विंग सीधे इस क्षमता से लाभान्वित होती है।
मल्टी-रैक AI क्लस्टर: CXL 3.2/4.0 में पोर्ट-बेस्ड राउटिंग फैब्रिक स्विच को लंबी नेटवर्क लेटेंसी के बिना कई रैक में हजारों डिवाइस को इंटरकनेक्ट करने की अनुमति देती है। Panmnesia मेमोरी एक्सेस के लिए "डबल-डिजिट नैनोसेकंड लेटेंसी" का दावा करती है।7
स्टैंडर्ड फ्रैगमेंटेशन रिस्क: चार प्रतिस्पर्धी इंटरकनेक्ट इकोसिस्टम (CXL/PCIe, UALink, Ultra Ethernet, NVLink) इंफ्रास्ट्रक्चर प्लानर्स को विजेताओं पर दांव लगाने के लिए मजबूर करते हैं। आज खरीदे गए उपकरण 2027 में इंटरऑपरेबिलिटी चुनौतियों का सामना कर सकते हैं।
तकनीकी विवरण
CXL 4.0 स्पेसिफिकेशन
| फीचर | CXL 3.x | CXL 4.0 |
|---|---|---|
| बेस प्रोटोकॉल | PCIe 6.x | PCIe 7.0 |
| ट्रांसफर स्पीड | 64 GT/s | 128 GT/s |
| FLIT साइज़ | 256B | 256B |
| सपोर्टेड रीटाइमर्स | 2 | 4 |
| लिंक विड्थ ऑप्शन्स | स्टैंडर्ड | नेटिव x2 जोड़ा गया |
| बंडल्ड पोर्ट्स | नहीं | हां |
बंडल्ड पोर्ट्स आर्किटेक्चर
CXL 4.0 के बंडल्ड पोर्ट्स कई भौतिक CXL डिवाइस पोर्ट्स को एक एकल लॉजिकल एंटिटी में एग्रीगेट करते हैं:8
- होस्ट और Type 1/2 डिवाइस कई भौतिक पोर्ट्स को जोड़ सकते हैं
- सिस्टम सॉफ्टवेयर कई भौतिक कनेक्शन होने के बावजूद एक डिवाइस देखता है
- 256B FLIT मोड के लिए ऑप्टिमाइज़्ड, लीगेसी 68B FLIT ओवरहेड को समाप्त करता है
- प्रति लॉजिकल कनेक्शन 1.5+ TB/s कुल बैंडविड्थ सक्षम करता है
Panmnesia CXL 3.2 फैब्रिक स्विच
पहले CXL 3.2 स्विच सिलिकॉन में शामिल हैं:9
| स्पेसिफिकेशन | विवरण |
|---|---|
| प्रोटोकॉल सपोर्ट | PCIe Gen 6.0 + CXL 3.2 हाइब्रिड |
| डेटा रेट | 64 GT/s |
| राउटिंग मोड्स | PBR (पोर्ट-बेस्ड) और HBR (हायरार्की-बेस्ड) |
| CXL सबप्रोटोकॉल्स | CXL.cache, CXL.mem, CXL.io |
| लेन काउंट | 256-लेन हाई फैन-आउट |
| लेटेंसी | डबल-डिजिट नैनोसेकंड |
| बैकवर्ड कम्पैटिबिलिटी | सभी पिछली PCIe/CXL जेनरेशन |
टारगेट एप्लिकेशन में DLRM (डीप लर्निंग रिकमेंडेशन मॉडल), LLM इंफरेंस, RAG वर्कलोड और MPI-बेस्ड HPC सिमुलेशन शामिल हैं।
प्रतिस्पर्धी इंटरकनेक्ट स्टैंडर्ड
| स्टैंडर्ड | ओनर | उद्देश्य | बैंडविड्थ | स्केल | टाइमलाइन |
|---|---|---|---|---|---|
| CXL 4.0 | कंसोर्टियम | मेमोरी कोहेरेंसी | 128 GT/s | मल्टी-रैक | 2026 अंत-2027 |
| NVLink 5 | NVIDIA | GPU-GPU | 1.8 TB/s | 576 GPUs | उपलब्ध |
| UALink 1.0 | AMD-नेतृत्व कंसोर्टियम | एक्सीलरेटर-एक्सीलरेटर | 200 Gb/s/लेन | 1,024 डिवाइस | 2026 अंत |
| Ultra Ethernet | UEC | स्केल-आउट नेटवर्किंग | इथरनेट-बेस्ड | 10,000+ एंडपॉइंट | 2026+ |
| UB-Mesh | Huawei | यूनिफाइड इंटरकनेक्ट | 1+ TB/s/डिवाइस | 1M प्रोसेसर | ओपन-सोर्स्ड |
इंटरकनेक्ट निर्णय फ्रेमवर्क
कौन सा स्टैंडर्ड कब उपयोग करें:
| उपयोग केस | सर्वश्रेष्ठ विकल्प | क्यों |
|---|---|---|
| नोड के भीतर GPU-से-GPU | NVLink | उच्चतम बैंडविड्थ (1.8 TB/s), न्यूनतम लेटेंसी |
| नोड्स के बीच GPU-से-GPU | UALink | NVLink का ओपन स्टैंडर्ड विकल्प |
| मेमोरी एक्सपेंशन | CXL | CPU के साथ कैश कोहेरेंसी, मेमोरी पूलिंग |
| स्केल-आउट नेटवर्किंग | Ultra Ethernet / InfiniBand | 10,000+ एंडपॉइंट क्लस्टर के लिए डिज़ाइन किया गया |
| चीन यूनिफाइड इकोसिस्टम | UB-Mesh | पश्चिमी IP प्रतिबंधों से बचाता है |
UALink vs. CXL पोजिशनिंग
UALink सीधे CXL के साथ प्रतिस्पर्धा नहीं करता है। वे अलग-अलग उद्देश्यों की पूर्ति करते हैं:10
- UALink: एक्सीलरेटर क्लस्टर के लिए GPU-से-GPU स्केलिंग (स्केल-अप)
- CXL: CPU-मेमोरी कोहेरेंसी और मेमोरी पूलिंग (मेमोरी एक्सपेंशन)
- Ultra Ethernet: डेटा सेंटर में स्केल-आउट नेटवर्किंग
"UALink PCIe और CXL के साथ काम करता है, लेकिन केवल UALink में आवंटित संसाधनों को एकीकृत करने का प्रभाव है। UALink को GPU-से-GPU स्केलिंग के लिए आपकी मुख्य GPU यूनिट्स को कनेक्ट करने के लिए डिज़ाइन किया गया है," Synopsys में प्रोडक्ट मैनेजमेंट के VP Michael Posner ने समझाया।11
Huawei UB-Mesh
Huawei का वैकल्पिक दृष्टिकोण सभी मौजूदा इंटरकनेक्ट को बदलने का लक्ष्य रखता है:12
- प्रति डिवाइस 1 TB/s+ बैंडविड्थ को लक्षित करता है
- ~150 ns हॉप लेटेंसी (माइक्रोसेकंड से नैनोसेकंड में सुधार)
- पैकेट-बेस्ड बनाम सिंक्रोनस लोड/स्टोर सेमेंटिक्स
- सितंबर 2025 में ओपन-सोर्स लाइसेंस की घोषणा
- "SuperNode" आर्किटेक्चर में 1 मिलियन प्रोसेसर तक स्केल
भू-राजनीतिक चिंताओं और मौजूदा मानकों की गति को देखते हुए उद्योग अपनाने अनिश्चित बना हुआ है।
आगे क्या
2026 अंत: UALink स्विच डेटा सेंटर में पहुंचते हैं; CXL 4.0 उत्पाद सैंपलिंग शुरू करते हैं।
2026 अंत-2027: CXL 4.0 मल्टी-रैक सिस्टम प्रोडक्शन डिप्लॉयमेंट तक पहुंचते हैं।13
Q4 2026: Upscale AI UALink स्विच डिलीवरी को लक्षित करता है।14
जारी: स्टैंडर्ड बॉडीज CXL, UALink, और Ultra Ethernet के सह-अस्तित्व को नेविगेट करती हैं। Huawei का UB-Mesh पश्चिमी बाजारों के बाहर अपनाने की तलाश करता है।
इंटरकनेक्ट परिदृश्य कम से कम 2027 तक खंडित रहेगा। कोई भी एकल मानक सभी उपयोग मामलों को संबोधित नहीं करता: मेमोरी पूलिंग (CXL), एक्सीलरेटर स्केलिंग (UALink/NVLink), और नेटवर्क फैब्रिक (Ultra Ethernet/InfiniBand)।
मुख्य बातें
इंफ्रास्ट्रक्चर प्लानर्स के लिए: - CXL 4.0 रैक में कैश कोहेरेंसी के साथ 100+ TB मेमोरी पूल को सक्षम करता है - Panmnesia पोर्ट-बेस्ड राउटिंग के साथ पहले CXL 3.2 फैब्रिक स्विच का सैंपलिंग कर रहा है - स्टैंडर्ड सह-अस्तित्व के लिए योजना बनाएं: CXL + UALink + Ultra Ethernet/InfiniBand - CXL 4.0 प्रोडक्शन सिस्टम के लिए 2026 अंत-2027 डिप्लॉयमेंट टाइमलाइन
ऑपरेशन टीमों के लिए: - CXL पिछली पीढ़ियों के साथ बैकवर्ड कम्पैटिबिलिटी बनाए रखता है - पोर्ट-बेस्ड राउटिंग मल्टी-रैक फैब्रिक मैनेजमेंट को सरल बनाती है - स्विच पर मेमोरी एक्सेस के लिए डबल-डिजिट नैनोसेकंड लेटेंसी - उपलब्धता के लिए Panmnesia, XConn, और अन्य CXL स्विच वेंडर्स की निगरानी करें
रणनीतिक योजना के लिए: - कोई भी एकल इंटरकनेक्ट स्टैंडर्ड "जीतेगा" नहीं क्योंकि विभिन्न लेयर विभिन्न उद्देश्यों की पूर्ति करते हैं - मेमोरी पूलिंग स्केल पर AI इंफरेंस के लिए व्यवहार्य हो जाती है - Huawei का UB-Mesh मुख्य रूप से चीन बाजार के लिए समानांतर इकोसिस्टम बनाता है - 2025-2026 में उपकरण निर्णय 2030 तक इंटरऑपरेबिलिटी को प्रभावित करेंगे
संदर्भ
उन्नत इंटरकनेक्ट आर्किटेक्चर के साथ AI इंफ्रास्ट्रक्चर डिप्लॉयमेंट के लिए, Introl से संपर्क करें।
-
CXL Consortium. "CXL Consortium Releases the Compute Express Link 4.0 Specification." 18 नवंबर 2025। ↩
-
VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." नवंबर 2025। ↩
-
Business Wire. "CXL Consortium Releases the Compute Express Link 4.0 Specification Increasing Speed and Bandwidth." 18 नवंबर 2025। ↩
-
Business Wire. "Panmnesia Announces Sample Availability of PCIe 6.0/CXL 3.2 Fabric Switch." 12 नवंबर 2025। ↩
-
Tom's Hardware. "Huawei to open-source its UB-Mesh data center-scale interconnect soon." अगस्त 2025। ↩
-
Datacenter.news. "CXL 4.0 doubles bandwidth, introduces bundled ports for data centres." नवंबर 2025। ↩
-
Panmnesia. "Press Release: PCIe 6.0/CXL 3.2 Fabric Switch." नवंबर 2025। ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." 24 नवंबर 2025। ↩
-
TechPowerUp. "Panmnesia Samples Industry's First PCIe 6.0/CXL 3.2 Fabric Switch." नवंबर 2025। ↩
-
Semi Engineering. "New Data Center Protocols Tackle AI." 2025। ↩
-
Synopsys. "Ultra Ethernet UaLink AI Networks." 2025। ↩
-
ServeTheHome. "Huawei Presents UB-Mesh Interconnect for Large AI SuperNodes at Hot Chips 2025." अगस्त 2025। ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth." नवंबर 2025। ↩
-
HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." 2 दिसंबर 2025। ↩
-
EE Times. "CXL Adds Port Bundling to Quench AI Thirst." नवंबर 2025। ↩
-
SDxCentral. "Compute Express Link Consortium debuts 4.0 spec to push past bandwidth bottlenecks." नवंबर 2025। ↩
-
CXL Consortium. "CXL 4.0 White Paper." नवंबर 2025। ↩
