CXL 4.0 وحروب الربط البيني: كيف تعيد ذاكرة الذكاء الاصطناعي تشكيل بنية مراكز البيانات
12 ديسمبر 2025
تحديث ديسمبر 2025: أصدر اتحاد CXL مواصفة CXL 4.0 في 18 نوفمبر، مضاعفاً عرض النطاق الترددي إلى 128 GT/s مع PCIe 7.0 ومقدماً المنافذ المجمعة لاتصالات بسرعة 1.5 تيرابايت/ثانية. بدأت Panmnesia بتوفير عينات من أول محول نسيج CXL 3.2 في الصناعة مع التوجيه القائم على المنافذ. في غضون ذلك، يستهدف UALink النشر في أواخر 2026 وأعلنت هواوي عن إتاحة UB-Mesh كمصدر مفتوح كبديل.
ملخص
يمثل CXL 4.0 الجيل التالي من تقنية الربط البيني للذاكرة، مما يتيح أكثر من 100 تيرابايت من الذاكرة المجمعة مع تماسك ذاكرة التخزين المؤقت عبر البنية التحتية للذكاء الاصطناعي. تتيح ميزة المنافذ المجمعة في المواصفة تجميع منافذ فعلية متعددة في توصيلات منطقية واحدة توفر عرض نطاق ترددي إجمالي يبلغ 1.5 تيرابايت/ثانية. يمثل محول نسيج CXL 3.2 من Panmnesia أول جهاز يطبق التوجيه القائم على المنافذ لمجموعات الذكاء الاصطناعي متعددة الحوامل. يتفتت المشهد الأوسع للربط البيني أكثر مع تنافس UALink وUltra Ethernet وUB-Mesh من هواوي على مجالات مختلفة.
ماذا حدث
أصدر اتحاد CXL مواصفة Compute Express Link 4.0 في 18 نوفمبر 2025، في SC25.1 تنتقل المواصفة من PCIe 6.x (64 GT/s) إلى PCIe 7.0 (128 GT/s)، مضاعفةً عرض النطاق الترددي المتاح مع الحفاظ على تنسيق FLIT بحجم 256 بايت المقدم مع CXL 3.x.2
"يضع إصدار مواصفة CXL 4.0 معلماً جديداً لتقدم اتصال الذاكرة المتماسك، مضاعفاً عرض النطاق الترددي مقارنة بالجيل السابق مع ميزات جديدة قوية،" صرح ديريك رود، رئيس اتحاد CXL والمهندس الرئيسي في NVIDIA.3
قبل أربعة أيام، في 12 نوفمبر، أعلنت الشركة الكورية الناشئة Panmnesia عن توفر عينات من محول نسيج PCIe 6.0/CXL 3.2: أول شريحة سيليكون تطبق التوجيه القائم على المنافذ (PBR) لأنسجة CXL.4
يستمر مشهد الربط البيني في التفتت. يستهدف UALink نشر مراكز البيانات في أواخر 2026. أعلنت هواوي أنها ستفتح المصدر لبروتوكول UB-Mesh الخاص بها، المصمم ليحل محل PCIe وCXL وNVLink وTCP/IP بمعيار موحد.5
لماذا يهم هذا للبنية التحتية
تصبح الذاكرة قابلة للتركيب: يتيح CXL 4.0 تجميع الذاكرة على نطاق واسع. يمكن الآن لأحمال عمل استدلال الذكاء الاصطناعي التي تتطلب مئات التيرابايت الوصول إلى مجمعات ذاكرة مشتركة عبر الحوامل مع تماسك ذاكرة التخزين المؤقت، وليس فقط داخل خادم واحد.
عرض النطاق الترددي يلبي طلب الذكاء الاصطناعي: يوفر منفذ CXL 4.0 المجمع مع روابط x16 بسرعة 128 GT/s حوالي 768 جيجابايت/ثانية في كل اتجاه (1.536 تيرابايت/ثانية عرض نطاق ترددي إجمالي بين الجهاز ووحدة المعالجة المركزية).6 يستفيد تقديم استدلال LLM مباشرة من هذه السعة.
مجموعات الذكاء الاصطناعي متعددة الحوامل: يتيح التوجيه القائم على المنافذ في CXL 3.2/4.0 لمحولات النسيج ربط آلاف الأجهزة عبر حوامل متعددة دون تكبد زمن انتقال طويل للشبكة. تدعي Panmnesia "زمن انتقال بالنانو ثانية من خانتين" للوصول إلى الذاكرة.7
خطر تفتت المعايير: أربعة أنظمة بيئية متنافسة للربط البيني (CXL/PCIe، UALink، Ultra Ethernet، NVLink) تجبر مخططي البنية التحتية على المراهنة على الفائزين. قد تواجه المعدات المشتراة اليوم تحديات في التوافق في 2027.
التفاصيل التقنية
مواصفة CXL 4.0
| الميزة | CXL 3.x | CXL 4.0 |
|---|---|---|
| البروتوكول الأساسي | PCIe 6.x | PCIe 7.0 |
| سرعة النقل | 64 GT/s | 128 GT/s |
| حجم FLIT | 256B | 256B |
| أجهزة إعادة التوقيت المدعومة | 2 | 4 |
| خيارات عرض الرابط | قياسي | إضافة x2 أصلي |
| المنافذ المجمعة | لا | نعم |
بنية المنافذ المجمعة
تجمع المنافذ المجمعة في CXL 4.0 منافذ أجهزة CXL الفعلية المتعددة في كيان منطقي واحد:8
- يمكن للمضيف وأجهزة النوع 1/2 دمج منافذ فعلية متعددة
- يرى برنامج النظام جهازاً واحداً على الرغم من الاتصالات الفعلية المتعددة
- محسن لوضع FLIT 256B، مما يلغي النفقات العامة لـ FLIT القديم 68B
- يتيح 1.5+ تيرابايت/ثانية عرض نطاق ترددي إجمالي لكل اتصال منطقي
محول نسيج CXL 3.2 من Panmnesia
يتضمن أول سيليكون محول CXL 3.2:9
| المواصفة | التفاصيل |
|---|---|
| دعم البروتوكول | هجين PCIe Gen 6.0 + CXL 3.2 |
| معدل البيانات | 64 GT/s |
| أوضاع التوجيه | PBR (قائم على المنفذ) وHBR (قائم على التسلسل الهرمي) |
| بروتوكولات CXL الفرعية | CXL.cache، CXL.mem، CXL.io |
| عدد المسارات | 256 مسار توزيع عالي |
| زمن الانتقال | نانو ثانية من خانتين |
| التوافق العكسي | جميع أجيال PCIe/CXL السابقة |
تشمل التطبيقات المستهدفة DLRM (نماذج التوصية للتعلم العميق)، واستدلال LLM، وأحمال عمل RAG، ومحاكاة HPC القائمة على MPI.
معايير الربط البيني المتنافسة
| المعيار | المالك | الغرض | عرض النطاق | النطاق | الجدول الزمني |
|---|---|---|---|---|---|
| CXL 4.0 | الاتحاد | تماسك الذاكرة | 128 GT/s | متعدد الحوامل | أواخر 2026-2027 |
| NVLink 5 | NVIDIA | GPU-GPU | 1.8 تيرابايت/ث | 576 GPU | متاح |
| UALink 1.0 | اتحاد بقيادة AMD | مسرع-مسرع | 200 Gb/s/مسار | 1,024 جهاز | أواخر 2026 |
| Ultra Ethernet | UEC | شبكات التوسع | قائم على Ethernet | 10,000+ نقطة نهاية | 2026+ |
| UB-Mesh | هواوي | ربط موحد | 1+ تيرابايت/ث/جهاز | 1M معالج | مفتوح المصدر |
إطار قرار الربط البيني
متى تستخدم أي معيار:
| حالة الاستخدام | الخيار الأفضل | السبب |
|---|---|---|
| GPU-إلى-GPU داخل العقدة | NVLink | أعلى عرض نطاق (1.8 تيرابايت/ث)، أقل زمن انتقال |
| GPU-إلى-GPU عبر العقد | UALink | بديل معيار مفتوح لـ NVLink |
| توسيع الذاكرة | CXL | تماسك ذاكرة التخزين المؤقت مع CPU، تجميع الذاكرة |
| شبكات التوسع | Ultra Ethernet / InfiniBand | مصمم لمجموعات 10,000+ نقطة نهاية |
| النظام البيئي الموحد للصين | UB-Mesh | يتجنب قيود الملكية الفكرية الغربية |
تموضع UALink مقابل CXL
لا يتنافس UALink مباشرة مع CXL. إنهما يخدمان أغراضاً مختلفة:10
- UALink: توسيع GPU-إلى-GPU لمجموعات المسرعات (توسيع عمودي)
- CXL: تماسك CPU-الذاكرة وتجميع الذاكرة (توسيع الذاكرة)
- Ultra Ethernet: شبكات التوسع الأفقي عبر مراكز البيانات
"يعمل UALink جنباً إلى جنب مع PCIe وCXL، لكن UALink فقط له تأثير توحيد الموارد المخصصة. تم تصميم UALink لربط وحدات GPU الرئيسية الخاصة بك لتوسيع GPU-إلى-GPU،" أوضح مايكل بوسنر، نائب رئيس إدارة المنتجات في Synopsys.11
UB-Mesh من هواوي
يهدف نهج هواوي البديل إلى استبدال جميع الروابط البينية الحالية:12
- يستهدف 1 تيرابايت/ث+ عرض نطاق لكل جهاز
- ~150 نانو ثانية زمن انتقال لكل قفزة (تحسين من ميكرو ثانية إلى نانو ثانية)
- دلالات تحميل/تخزين متزامنة مقابل القائمة على الحزم
- أعلن عن ترخيص مفتوح المصدر في سبتمبر 2025
- يتوسع إلى مليون معالج في بنية "SuperNode"
يظل اعتماد الصناعة غير مؤكد بالنظر إلى المخاوف الجيوسياسية وزخم المعايير الحالية.
ما التالي
أواخر 2026: تصل محولات UALink إلى مراكز البيانات؛ تبدأ منتجات CXL 4.0 في التوفر كعينات.
أواخر 2026-2027: تصل أنظمة CXL 4.0 متعددة الحوامل إلى النشر الإنتاجي.13
الربع الرابع 2026: تستهدف Upscale AI تسليم محول UALink.14
مستمر: تتنقل هيئات المعايير في التعايش بين CXL وUALink وUltra Ethernet. يسعى UB-Mesh من هواوي للاعتماد خارج الأسواق الغربية.
سيظل مشهد الربط البيني مفتتاً حتى 2027 على الأقل. لا يوجد معيار واحد يعالج جميع حالات الاستخدام: تجميع الذاكرة (CXL)، توسيع المسرعات (UALink/NVLink)، ونسيج الشبكة (Ultra Ethernet/InfiniBand).
النقاط الرئيسية
لمخططي البنية التحتية: - يتيح CXL 4.0 مجمعات ذاكرة 100+ تيرابايت مع تماسك ذاكرة التخزين المؤقت عبر الحوامل - Panmnesia توفر عينات من أول محول نسيج CXL 3.2 مع التوجيه القائم على المنافذ - خطط لتعايش المعايير: CXL + UALink + Ultra Ethernet/InfiniBand - الجدول الزمني للنشر أواخر 2026-2027 لأنظمة الإنتاج CXL 4.0
لفرق العمليات: - يحافظ CXL على التوافق العكسي مع الأجيال السابقة - التوجيه القائم على المنافذ يبسط إدارة النسيج متعدد الحوامل - زمن انتقال بالنانو ثانية من خانتين للوصول إلى الذاكرة عبر المحولات - راقب Panmnesia وXConn وموردي محولات CXL الآخرين للتوفر
للتخطيط الاستراتيجي: - لن "يفوز" أي معيار ربط بيني واحد لأن الطبقات المختلفة تخدم أغراضاً مختلفة - يصبح تجميع الذاكرة قابلاً للتطبيق لاستدلال الذكاء الاصطناعي على نطاق واسع - يخلق UB-Mesh من هواوي نظاماً بيئياً موازياً بشكل أساسي للسوق الصينية - ستؤثر قرارات المعدات في 2025-2026 على التوافق حتى 2030
المراجع
لنشر البنية التحتية للذكاء الاصطناعي مع بنيات الربط البيني المتقدمة، تواصل مع Introl.
-
CXL Consortium. "CXL Consortium Releases the Compute Express Link 4.0 Specification." 18 نوفمبر 2025. ↩
-
VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." نوفمبر 2025. ↩
-
Business Wire. "CXL Consortium Releases the Compute Express Link 4.0 Specification Increasing Speed and Bandwidth." 18 نوفمبر 2025. ↩
-
Business Wire. "Panmnesia Announces Sample Availability of PCIe 6.0/CXL 3.2 Fabric Switch." 12 نوفمبر 2025. ↩
-
Tom's Hardware. "Huawei to open-source its UB-Mesh data center-scale interconnect soon." أغسطس 2025. ↩
-
Datacenter.news. "CXL 4.0 doubles bandwidth, introduces bundled ports for data centres." نوفمبر 2025. ↩
-
Panmnesia. "Press Release: PCIe 6.0/CXL 3.2 Fabric Switch." نوفمبر 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." 24 نوفمبر 2025. ↩
-
TechPowerUp. "Panmnesia Samples Industry's First PCIe 6.0/CXL 3.2 Fabric Switch." نوفمبر 2025. ↩
-
Semi Engineering. "New Data Center Protocols Tackle AI." 2025. ↩
-
Synopsys. "Ultra Ethernet UaLink AI Networks." 2025. ↩
-
ServeTheHome. "Huawei Presents UB-Mesh Interconnect for Large AI SuperNodes at Hot Chips 2025." أغسطس 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth." نوفمبر 2025. ↩
-
HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." 2 ديسمبر 2025. ↩
-
EE Times. "CXL Adds Port Bundling to Quench AI Thirst." نوفمبر 2025. ↩
-
SDxCentral. "Compute Express Link Consortium debuts 4.0 spec to push past bandwidth bottlenecks." نوفمبر 2025. ↩
-
CXL Consortium. "CXL 4.0 White Paper." نوفمبر 2025. ↩
