CXL 4.0 e as Guerras de Interconexão: Como a Memória de IA Está Reformulando a Arquitetura de Data Centers

12 de dezembro de 2025

Atualização de dezembro de 2025: O Consórcio CXL lançou o CXL 4.0 em 18 de novembro, dobrando a largura de banda para 128 GT/s com PCIe 7.0 e introduzindo portas agrupadas para conexões de 1,5 TB/s. A Panmnesia começou a fornecer amostras do primeiro switch fabric CXL 3.2 da indústria com roteamento baseado em portas. Enquanto isso, o UALink visa implantação no final de 2026 e a Huawei publicou o UB-Mesh como código aberto como alternativa.

Resumo

O CXL 4.0 representa a próxima geração de tecnologia de interconexão de memória, permitindo mais de 100 terabytes de memória agrupada com coerência de cache em toda a infraestrutura de IA. O recurso de portas agrupadas da especificação permite agregar múltiplas portas físicas em conexões lógicas únicas que fornecem 1,5 TB/s de largura de banda total. O switch fabric CXL 3.2 da Panmnesia marca o primeiro hardware implementando roteamento baseado em portas para clusters de IA multi-rack. O cenário mais amplo de interconexão se fragmenta ainda mais enquanto UALink, Ultra Ethernet e UB-Mesh da Huawei competem por diferentes nichos.

O Que Aconteceu

O Consórcio CXL lançou a especificação Compute Express Link 4.0 em 18 de novembro de 2025, na SC25.¹ A especificação muda de PCIe 6.x (64 GT/s) para PCIe 7.0 (128 GT/s), dobrando a largura de banda disponível enquanto mantém o formato FLIT de 256 bytes introduzido com CXL 3.x.²

"O lançamento da especificação CXL 4.0 estabelece um novo marco para avançar a conectividade de memória coerente, dobrando a largura de banda em relação à geração anterior com novos recursos poderosos," declarou Derek Rohde, Presidente do Consórcio CXL e Engenheiro Principal na NVIDIA.³

Quatro dias antes, em 12 de novembro, a startup coreana Panmnesia anunciou a disponibilidade de amostras do seu Switch Fabric PCIe 6.0/CXL 3.2: o primeiro silício implementando roteamento baseado em portas (PBR) para fabrics CXL.⁴

O cenário de interconexão continua se fragmentando. O UALink visa implantação em data centers no final de 2026. A Huawei anunciou que publicará seu protocolo UB-Mesh como código aberto, projetado para substituir PCIe, CXL, NVLink e TCP/IP por um padrão unificado.⁵

Por Que Importa para a Infraestrutura

A Memória Se Torna Componível: O CXL 4.0 permite o agrupamento de memória em escala. Cargas de trabalho de inferência de IA que requerem centenas de terabytes agora podem acessar pools de memória compartilhada através de racks com coerência de cache, não apenas dentro de um único servidor.

A Largura de Banda Atende à Demanda de IA: Uma porta agrupada CXL 4.0 com links x16 a 128 GT/s fornece 768 GB/s em cada direção (1,536 TB/s de largura de banda total entre dispositivo e CPU).⁶ O serviço de inferência de LLM se beneficia diretamente dessa capacidade.

Clusters de IA Multi-Rack: O roteamento baseado em portas no CXL 3.2/4.0 permite que switches fabric interconectem milhares de dispositivos através de múltiplos racks sem incorrer em longa latência de rede. A Panmnesia afirma "latência de nanossegundos de dois dígitos" para acesso à memória.⁷

Risco de Fragmentação de Padrões: Quatro ecossistemas de interconexão concorrentes (CXL/PCIe, UALink, Ultra Ethernet, NVLink) forçam os planejadores de infraestrutura a apostar nos vencedores. Equipamentos comprados hoje podem enfrentar desafios de interoperabilidade em 2027.

Detalhes Técnicos

Especificação CXL 4.0

Arquitetura de Portas Agrupadas

As portas agrupadas do CXL 4.0 agregam múltiplas portas físicas de dispositivos CXL em uma única entidade lógica:⁸

• Host e dispositivos Tipo 1/2 podem combinar múltiplas portas físicas
• O software do sistema vê um único dispositivo apesar de múltiplas conexões físicas
• Otimizado para Modo FLIT 256B, eliminando overhead do FLIT legado 68B
• Permite mais de 1,5 TB/s de largura de banda total por conexão lógica

Switch Fabric CXL 3.2 da Panmnesia

O primeiro silício de switch CXL 3.2 inclui:⁹

Aplicações alvo incluem DLRM (Modelos de Recomendação de Deep Learning), inferência de LLM, cargas de trabalho RAG e simulações HPC baseadas em MPI.

Padrões de Interconexão Concorrentes

Framework de Decisão de Interconexão

Quando usar qual padrão:

Posicionamento UALink vs. CXL

O UALink não compete diretamente com o CXL. Eles servem propósitos diferentes:¹⁰

• UALink: Escalonamento GPU-para-GPU para clusters de aceleradores (scale-up)
• CXL: Coerência CPU-memória e agrupamento de memória (expansão de memória)
• Ultra Ethernet: Rede scale-out através de data centers

"O UALink trabalha junto com PCIe e CXL, mas apenas o UALink tem o efeito de unificar os recursos alocados. O UALink é projetado para conectar suas unidades GPU principais para escalonamento GPU-para-GPU," explicou Michael Posner, VP de Gestão de Produtos na Synopsys.¹¹

UB-Mesh da Huawei

A abordagem alternativa da Huawei visa substituir todas as interconexões existentes:¹²

• Visa mais de 1 TB/s de largura de banda por dispositivo
• ~150 ns de latência por salto (melhoria de microssegundos para nanossegundos)
• Semântica de carga/armazenamento síncrona vs. baseada em pacotes
• Licença de código aberto anunciada em setembro de 2025
• Escala até 1 milhão de processadores em arquitetura "SuperNode"

A adoção pela indústria permanece incerta dadas as preocupações geopolíticas e o impulso dos padrões existentes.

O Que Vem a Seguir

Final de 2026: Switches UALink chegam aos data centers; produtos CXL 4.0 começam a fornecer amostras.

Final de 2026-2027: Sistemas multi-rack CXL 4.0 alcançam implantação de produção.¹³

Q4 2026: Upscale AI visa entrega de switch UALink.¹⁴

Em andamento: Órgãos de padronização navegam a coexistência de CXL, UALink e Ultra Ethernet. O UB-Mesh da Huawei busca adoção fora dos mercados ocidentais.

O cenário de interconexão permanecerá fragmentado pelo menos até 2027. Nenhum padrão único aborda todos os casos de uso: agrupamento de memória (CXL), escalonamento de aceleradores (UALink/NVLink) e fabric de rede (Ultra Ethernet/InfiniBand).

Pontos-Chave

Para planejadores de infraestrutura: - CXL 4.0 permite pools de memória de 100+ TB com coerência de cache entre racks - Panmnesia fornecendo amostras do primeiro switch fabric CXL 3.2 com roteamento baseado em portas - Planeje para coexistência de padrões: CXL + UALink + Ultra Ethernet/InfiniBand - Cronograma de implantação final de 2026-2027 para sistemas de produção CXL 4.0

Para equipes de operações: - CXL mantém compatibilidade retroativa com gerações anteriores - Roteamento baseado em portas simplifica gerenciamento de fabric multi-rack - Latência de nanossegundos de dois dígitos para acesso à memória através de switches - Monitore Panmnesia, XConn e outros fornecedores de switch CXL para disponibilidade

Para planejamento estratégico: - Nenhum padrão de interconexão único "vencerá" porque diferentes camadas servem diferentes propósitos - Agrupamento de memória se torna viável para inferência de IA em escala - UB-Mesh da Huawei cria ecossistema paralelo principalmente para o mercado chinês - Decisões de equipamentos em 2025-2026 afetarão interoperabilidade até 2030

Referências

Para implantação de infraestrutura de IA com arquiteturas de interconexão avançadas, entre em contato com Introl.