CXL 4.0 dan Perang Interkoneksi: Bagaimana Memori AI Membentuk Ulang Arsitektur Pusat Data

12 Desember 2025

Pembaruan Desember 2025: Konsorsium CXL merilis CXL 4.0 pada 18 November, menggandakan bandwidth menjadi 128 GT/s dengan PCIe 7.0 dan memperkenalkan port bundel untuk koneksi 1,5 TB/s. Panmnesia mulai menyediakan sampel switch fabric CXL 3.2 pertama di industri dengan routing berbasis port. Sementara itu, UALink menargetkan penerapan akhir 2026 dan Huawei merilis UB-Mesh sebagai open source sebagai alternatif.

Ringkasan

CXL 4.0 mewakili generasi berikutnya teknologi interkoneksi memori, memungkinkan lebih dari 100 terabyte memori terpadu dengan koherensi cache di seluruh infrastruktur AI. Fitur port bundel dari spesifikasi ini memungkinkan agregasi beberapa port fisik menjadi koneksi logis tunggal yang memberikan bandwidth total 1,5 TB/s. Switch fabric CXL 3.2 dari Panmnesia menandai perangkat keras pertama yang mengimplementasikan routing berbasis port untuk kluster AI multi-rack. Lanskap interkoneksi yang lebih luas terus terfragmentasi seiring UALink, Ultra Ethernet, dan UB-Mesh dari Huawei bersaing untuk ceruk yang berbeda.

Apa yang Terjadi

Konsorsium CXL merilis spesifikasi Compute Express Link 4.0 pada 18 November 2025, di SC25.¹ Spesifikasi ini beralih dari PCIe 6.x (64 GT/s) ke PCIe 7.0 (128 GT/s), menggandakan bandwidth yang tersedia sambil mempertahankan format FLIT 256-byte yang diperkenalkan dengan CXL 3.x.²

"Rilis spesifikasi CXL 4.0 menetapkan tonggak baru untuk memajukan konektivitas memori koheren, menggandakan bandwidth dibandingkan generasi sebelumnya dengan fitur-fitur baru yang kuat," kata Derek Rohde, Presiden Konsorsium CXL dan Principal Engineer di NVIDIA.³

Empat hari sebelumnya, pada 12 November, startup Korea Panmnesia mengumumkan ketersediaan sampel Switch Fabric PCIe 6.0/CXL 3.2: silikon pertama yang mengimplementasikan routing berbasis port (PBR) untuk fabric CXL.⁴

Lanskap interkoneksi terus terfragmentasi. UALink menargetkan penerapan pusat data akhir 2026. Huawei mengumumkan akan merilis protokol UB-Mesh sebagai open source, yang dirancang untuk menggantikan PCIe, CXL, NVLink, dan TCP/IP dengan standar terpadu.⁵

Mengapa Ini Penting untuk Infrastruktur

Memori Menjadi Dapat Dikomposisi: CXL 4.0 memungkinkan pooling memori dalam skala besar. Beban kerja inferensi AI yang membutuhkan ratusan terabyte sekarang dapat mengakses pool memori bersama di seluruh rack dengan koherensi cache, bukan hanya dalam satu server.

Bandwidth Sesuai Permintaan AI: Port bundel CXL 4.0 dengan link x16 pada 128 GT/s memberikan 768 GB/s di setiap arah (1,536 TB/s bandwidth total antara perangkat dan CPU).⁶ Penyajian inferensi LLM mendapat manfaat langsung dari kapasitas ini.

Kluster AI Multi-Rack: Routing berbasis port di CXL 3.2/4.0 memungkinkan switch fabric menghubungkan ribuan perangkat di beberapa rack tanpa menimbulkan latensi jaringan yang panjang. Panmnesia mengklaim "latensi nanodetik dua digit" untuk akses memori.⁷

Risiko Fragmentasi Standar: Empat ekosistem interkoneksi yang bersaing (CXL/PCIe, UALink, Ultra Ethernet, NVLink) memaksa perencana infrastruktur untuk bertaruh pada pemenang. Peralatan yang dibeli hari ini mungkin menghadapi tantangan interoperabilitas pada 2027.

Detail Teknis

Spesifikasi CXL 4.0

Arsitektur Port Bundel

Port bundel CXL 4.0 mengagregasi beberapa port perangkat CXL fisik menjadi satu entitas logis:⁸

• Host dan perangkat Tipe 1/2 dapat menggabungkan beberapa port fisik
• Perangkat lunak sistem melihat satu perangkat meskipun ada beberapa koneksi fisik
• Dioptimalkan untuk Mode FLIT 256B, menghilangkan overhead FLIT warisan 68B
• Memungkinkan 1,5+ TB/s bandwidth total per koneksi logis

Switch Fabric CXL 3.2 Panmnesia

Silikon switch CXL 3.2 pertama mencakup:⁹

Aplikasi target termasuk DLRM (Model Rekomendasi Deep Learning), inferensi LLM, beban kerja RAG, dan simulasi HPC berbasis MPI.

Standar Interkoneksi Pesaing

Kerangka Keputusan Interkoneksi

Kapan menggunakan standar mana:

Posisi UALink vs. CXL

UALink tidak bersaing langsung dengan CXL. Mereka melayani tujuan berbeda:¹⁰

• UALink: Penskalaan GPU-ke-GPU untuk kluster akselerator (scale-up)
• CXL: Koherensi CPU-memori dan pooling memori (ekspansi memori)
• Ultra Ethernet: Jaringan scale-out di seluruh pusat data

"UALink bekerja bersama PCIe dan CXL, tetapi hanya UALink yang memiliki efek menyatukan sumber daya yang dialokasikan. UALink dirancang untuk menghubungkan unit GPU utama Anda untuk penskalaan GPU-ke-GPU," jelas Michael Posner, VP of Product Management di Synopsys.¹¹

UB-Mesh Huawei

Pendekatan alternatif Huawei bertujuan untuk menggantikan semua interkoneksi yang ada:¹²

• Menargetkan bandwidth 1 TB/s+ per perangkat
• ~150 ns latensi per hop (peningkatan dari mikrodetik ke nanodetik)
• Semantik load/store sinkron vs. berbasis paket
• Lisensi open source diumumkan September 2025
• Menskalakan hingga 1 juta prosesor dalam arsitektur "SuperNode"

Adopsi industri tetap tidak pasti mengingat kekhawatiran geopolitik dan momentum standar yang ada.

Apa Selanjutnya

Akhir 2026: Switch UALink mencapai pusat data; produk CXL 4.0 mulai sampling.

Akhir 2026-2027: Sistem multi-rack CXL 4.0 mencapai penerapan produksi.¹³

Q4 2026: Upscale AI menargetkan pengiriman switch UALink.¹⁴

Berlangsung: Badan standar menavigasi koeksistensi CXL, UALink, dan Ultra Ethernet. UB-Mesh Huawei mencari adopsi di luar pasar Barat.

Lanskap interkoneksi akan tetap terfragmentasi setidaknya hingga 2027. Tidak ada standar tunggal yang menangani semua kasus penggunaan: pooling memori (CXL), penskalaan akselerator (UALink/NVLink), dan fabric jaringan (Ultra Ethernet/InfiniBand).

Poin Penting

Untuk perencana infrastruktur: - CXL 4.0 memungkinkan pool memori 100+ TB dengan koherensi cache antar rack - Panmnesia menyediakan sampel switch fabric CXL 3.2 pertama dengan routing berbasis port - Rencanakan koeksistensi standar: CXL + UALink + Ultra Ethernet/InfiniBand - Jadwal penerapan akhir 2026-2027 untuk sistem produksi CXL 4.0

Untuk tim operasi: - CXL mempertahankan kompatibilitas mundur dengan generasi sebelumnya - Routing berbasis port menyederhanakan manajemen fabric multi-rack - Latensi nanodetik dua digit untuk akses memori melalui switch - Pantau Panmnesia, XConn, dan vendor switch CXL lainnya untuk ketersediaan

Untuk perencanaan strategis: - Tidak ada standar interkoneksi tunggal yang akan "menang" karena lapisan berbeda melayani tujuan berbeda - Pooling memori menjadi layak untuk inferensi AI dalam skala besar - UB-Mesh Huawei menciptakan ekosistem paralel terutama untuk pasar China - Keputusan peralatan di 2025-2026 akan memengaruhi interoperabilitas hingga 2030

Referensi

Untuk penerapan infrastruktur AI dengan arsitektur interkoneksi canggih, hubungi Introl.