CXL 4.0 en de Interconnect-oorlogen: Hoe AI-geheugen de datacenterarchitectuur hervormt

12 december 2025

Update december 2025: Het CXL Consortium heeft CXL 4.0 uitgebracht op 18 november, met een verdubbeling van de bandbreedte naar 128 GT/s met PCIe 7.0 en de introductie van gebundelde poorten voor 1,5 TB/s verbindingen. Panmnesia begon met het leveren van samples van 's werelds eerste CXL 3.2 fabric switch met poortgebaseerde routing. Ondertussen mikt UALink op uitrol eind 2026 en heeft Huawei UB-Mesh als alternatief open-source gemaakt.

Samenvatting

CXL 4.0 vertegenwoordigt de volgende generatie geheugeninterconnecttechnologie, die 100+ terabytes aan gepoold geheugen met cache-coherentie mogelijk maakt binnen AI-infrastructuur. De gebundelde poortenfunctie van de specificatie maakt het mogelijk om meerdere fysieke poorten te aggregeren tot enkele logische aansluitingen die 1,5 TB/s totale bandbreedte leveren. Panmnesia's CXL 3.2 fabric switch markeert de eerste hardware die poortgebaseerde routing implementeert voor multi-rack AI-clusters. Het bredere interconnectlandschap fragmenteert verder naarmate UALink, Ultra Ethernet en Huawei's UB-Mesh concurreren om verschillende niches.

Wat er gebeurde

Het CXL Consortium heeft de Compute Express Link 4.0-specificatie uitgebracht op 18 november 2025, tijdens SC25.¹ De specificatie verschuift van PCIe 6.x (64 GT/s) naar PCIe 7.0 (128 GT/s), waardoor de beschikbare bandbreedte verdubbelt terwijl het 256-byte FLIT-formaat dat met CXL 3.x werd geïntroduceerd behouden blijft.²

"De release van de CXL 4.0-specificatie zet een nieuwe mijlpaal voor het bevorderen van coherente geheugenconnectiviteit, met een verdubbeling van de bandbreedte ten opzichte van de vorige generatie met krachtige nieuwe functies," verklaarde Derek Rohde, President van het CXL Consortium en Principal Engineer bij NVIDIA.³

Vier dagen eerder, op 12 november, kondigde de Koreaanse startup Panmnesia de beschikbaarheid van samples aan van zijn PCIe 6.0/CXL 3.2 Fabric Switch: de eerste silicium die poortgebaseerde routing (PBR) voor CXL-fabrics implementeert.⁴

Het interconnectlandschap blijft fragmenteren. UALink mikt op uitrol in datacenters eind 2026. Huawei kondigde aan dat het zijn UB-Mesh-protocol open-source zal maken, ontworpen om PCIe, CXL, NVLink en TCP/IP te vervangen door een uniforme standaard.⁵

Waarom het belangrijk is voor infrastructuur

Geheugen wordt composeerbaar: CXL 4.0 maakt geheugen-pooling op schaal mogelijk. AI-inferentieworkloads die honderden terabytes vereisen, kunnen nu toegang krijgen tot gedeelde geheugenpools over racks heen met cache-coherentie, niet alleen binnen een enkele server.

Bandbreedte komt overeen met AI-vraag: Een CXL 4.0 gebundelde poort met x16 links op 128 GT/s levert 768 GB/s in elke richting (1,536 TB/s totale bandbreedte tussen apparaat en CPU).⁶ LLM-inferentieserving profiteert direct van deze capaciteit.

Multi-rack AI-clusters: De poortgebaseerde routing in CXL 3.2/4.0 maakt het mogelijk dat fabric switches duizenden apparaten verbinden over meerdere racks zonder lange netwerklatentie. Panmnesia claimt "dubbelcijferige nanoseconde-latentie" voor geheugentoegang.⁷

Risico van standaardfragmentatie: Vier concurrerende interconnect-ecosystemen (CXL/PCIe, UALink, Ultra Ethernet, NVLink) dwingen infrastructuurplanners om te wedden op winnaars. Apparatuur die vandaag wordt aangeschaft, kan in 2027 interoperabiliteitsproblemen ondervinden.

Technische details

CXL 4.0-specificatie

Architectuur van gebundelde poorten

CXL 4.0's gebundelde poorten aggregeren meerdere fysieke CXL-apparaatpoorten tot een enkele logische entiteit:⁸

• Host en Type 1/2 apparaat kunnen meerdere fysieke poorten combineren
• Systeemsoftware ziet een enkel apparaat ondanks meerdere fysieke verbindingen
• Geoptimaliseerd voor 256B Flit Mode, waardoor legacy 68B Flit-overhead wordt geëlimineerd
• Maakt 1,5+ TB/s totale bandbreedte per logische verbinding mogelijk

Panmnesia CXL 3.2 Fabric Switch

De eerste CXL 3.2 switch-silicium bevat:⁹

Doeltoepassingen omvatten DLRM (Deep Learning Recommendation Models), LLM-inferentie, RAG-workloads en MPI-gebaseerde HPC-simulaties.

Concurrerende interconnectstandaarden

Interconnect-besliskader

Wanneer welke standaard te gebruiken:

UALink vs. CXL-positionering

UALink concurreert niet direct met CXL. Ze dienen verschillende doelen:¹⁰

• UALink: GPU-naar-GPU-schaling voor acceleratorclusters (scale-up)
• CXL: CPU-geheugencoherentie en geheugen-pooling (geheugenuitbreiding)
• Ultra Ethernet: Scale-out networking over datacenters

"UALink werkt naast PCIe en CXL, maar alleen UALink heeft het effect van het verenigen van de toegewezen resources. UALink is ontworpen om uw belangrijkste GPU-eenheden te verbinden voor GPU-naar-GPU-schaling," legde Michael Posner uit, VP of Product Management bij Synopsys.¹¹

Huawei UB-Mesh

Huawei's alternatieve aanpak beoogt alle bestaande interconnects te vervangen:¹²

• Mikt op 1 TB/s+ bandbreedte per apparaat
• ~150 ns hop-latentie (verbetering van microseconden naar nanoseconden)
• Synchrone load/store-semantiek vs. pakketgebaseerd
• Open-source licentie aangekondigd in september 2025
• Schaalt naar 1 miljoen processors in "SuperNode"-architectuur

Adoptie door de industrie blijft onzeker gezien geopolitieke zorgen en het momentum van bestaande standaarden.

Wat komt er

Eind 2026: UALink-switches bereiken datacenters; CXL 4.0-producten beginnen met sampling.

Eind 2026-2027: CXL 4.0 multi-rack-systemen bereiken productie-uitrol.¹³

Q4 2026: Upscale AI mikt op UALink-switchlevering.¹⁴

Doorlopend: Standaardorganisaties navigeren de coëxistentie van CXL, UALink en Ultra Ethernet. Huawei's UB-Mesh zoekt adoptie buiten westerse markten.

Het interconnectlandschap zal gefragmenteerd blijven tot minstens 2027. Geen enkele standaard adresseert alle gebruikssituaties: geheugen-pooling (CXL), acceleratorschaling (UALink/NVLink) en netwerkfabric (Ultra Ethernet/InfiniBand).

Belangrijkste conclusies

Voor infrastructuurplanners: - CXL 4.0 maakt 100+ TB geheugenpools met cache-coherentie over racks mogelijk - Panmnesia levert samples van eerste CXL 3.2 fabric switch met poortgebaseerde routing - Plan voor coëxistentie van standaarden: CXL + UALink + Ultra Ethernet/InfiniBand - Uitroltijdlijn eind 2026-2027 voor CXL 4.0-productiesystemen

Voor operationele teams: - CXL behoudt achterwaartse compatibiliteit met vorige generaties - Poortgebaseerde routing vereenvoudigt multi-rack fabric-beheer - Dubbelcijferige nanoseconde-latentie voor geheugentoegang over switches - Monitor Panmnesia, XConn en andere CXL-switchleveranciers voor beschikbaarheid

Voor strategische planning: - Geen enkele interconnectstandaard zal "winnen" omdat verschillende lagen verschillende doelen dienen - Geheugen-pooling wordt haalbaar voor AI-inferentie op schaal - Huawei's UB-Mesh creëert een parallel ecosysteem voornamelijk voor de Chinese markt - Apparatuurbeslissingen in 2025-2026 zullen de interoperabiliteit tot 2030 beïnvloeden

Referenties

Voor AI-infrastructuurimplementatie met geavanceerde interconnectarchitecturen, neem contact op met Introl.