CXL 4.0 та війни інтерконектів: як пам'ять для ШІ змінює архітектуру дата-центрів
12 грудня 2025 року
Оновлення за грудень 2025: Консорціум CXL випустив CXL 4.0 18 листопада, подвоївши пропускну здатність до 128 GT/s із PCIe 7.0 та запровадивши об'єднані порти для з'єднань на 1,5 ТБ/с. Panmnesia почала постачати зразки першого в галузі комутатора фабрики CXL 3.2 з портовою маршрутизацією. Тим часом UALink планує розгортання наприкінці 2026 року, а Huawei відкрила вихідний код UB-Mesh як альтернативу.
Коротко
CXL 4.0 представляє нове покоління технології інтерконекту пам'яті, що забезпечує понад 100 терабайт об'єднаної пам'яті з когерентністю кешу в інфраструктурі ШІ. Функція об'єднаних портів специфікації дозволяє агрегувати кілька фізичних портів в єдине логічне підключення із загальною пропускною здатністю 1,5 ТБ/с. Комутатор фабрики CXL 3.2 від Panmnesia є першим апаратним рішенням, що реалізує портову маршрутизацію для багатостійкових кластерів ШІ. Ширший ландшафт інтерконектів продовжує фрагментуватися, оскільки UALink, Ultra Ethernet та UB-Mesh від Huawei конкурують за різні ніші.
Що сталося
Консорціум CXL випустив специфікацію Compute Express Link 4.0 18 листопада 2025 року на SC25.1 Специфікація переходить з PCIe 6.x (64 GT/s) на PCIe 7.0 (128 GT/s), подвоюючи доступну пропускну здатність, зберігаючи при цьому формат 256-байтового FLIT, запроваджений у CXL 3.x.2
«Випуск специфікації CXL 4.0 встановлює нову віху в розвитку когерентного підключення пам'яті, подвоюючи пропускну здатність порівняно з попереднім поколінням із потужними новими функціями», — заявив Дерек Роуд, президент Консорціуму CXL та головний інженер NVIDIA.3
Чотирма днями раніше, 12 листопада, корейський стартап Panmnesia оголосив про доступність зразків свого комутатора фабрики PCIe 6.0/CXL 3.2: першого кремнію, що реалізує портову маршрутизацію (PBR) для фабрик CXL.4
Ландшафт інтерконектів продовжує фрагментуватися. UALink націлений на розгортання в дата-центрах наприкінці 2026 року. Huawei оголосила, що відкриє вихідний код свого протоколу UB-Mesh, розробленого для заміни PCIe, CXL, NVLink та TCP/IP єдиним стандартом.5
Чому це важливо для інфраструктури
Пам'ять стає компонованою: CXL 4.0 забезпечує масштабне об'єднання пам'яті. Робочі навантаження інференсу ШІ, що потребують сотень терабайт, тепер можуть отримувати доступ до спільних пулів пам'яті між стійками з когерентністю кешу, а не лише в межах одного сервера.
Пропускна здатність відповідає вимогам ШІ: Об'єднаний порт CXL 4.0 з лінками x16 на 128 GT/s забезпечує 768 ГБ/с у кожному напрямку (загальна пропускна здатність 1,536 ТБ/с між пристроєм і CPU).6 Обслуговування інференсу LLM безпосередньо виграє від цієї потужності.
Багатостійкові кластери ШІ: Портова маршрутизація в CXL 3.2/4.0 дозволяє комутаторам фабрики з'єднувати тисячі пристроїв між кількома стійками без тривалої мережевої затримки. Panmnesia заявляє про «двозначні наносекундні затримки» для доступу до пам'яті.7
Ризик фрагментації стандартів: Чотири конкуруючі екосистеми інтерконектів (CXL/PCIe, UALink, Ultra Ethernet, NVLink) змушують планувальників інфраструктури робити ставки на переможців. Обладнання, придбане сьогодні, може зіткнутися з проблемами сумісності у 2027 році.
Технічні деталі
Специфікація CXL 4.0
| Функція | CXL 3.x | CXL 4.0 |
|---|---|---|
| Базовий протокол | PCIe 6.x | PCIe 7.0 |
| Швидкість передачі | 64 GT/s | 128 GT/s |
| Розмір FLIT | 256B | 256B |
| Підтримувані ретаймери | 2 | 4 |
| Варіанти ширини лінка | Стандартні | Додано нативний x2 |
| Об'єднані порти | Ні | Так |
Архітектура об'єднаних портів
Об'єднані порти CXL 4.0 агрегують кілька фізичних портів пристрою CXL в єдину логічну сутність:8
- Хост і пристрої Type 1/2 можуть комбінувати кілька фізичних портів
- Системне програмне забезпечення бачить єдиний пристрій, незважаючи на кілька фізичних з'єднань
- Оптимізовано для режиму 256B Flit, що усуває накладні витрати застарілого 68B Flit
- Забезпечує загальну пропускну здатність 1,5+ ТБ/с на логічне з'єднання
Комутатор фабрики Panmnesia CXL 3.2
Перший кремній комутатора CXL 3.2 включає:9
| Специфікація | Деталі |
|---|---|
| Підтримка протоколу | Гібрид PCIe Gen 6.0 + CXL 3.2 |
| Швидкість передачі даних | 64 GT/s |
| Режими маршрутизації | PBR (портова) та HBR (ієрархічна) |
| Субпротоколи CXL | CXL.cache, CXL.mem, CXL.io |
| Кількість ліній | 256 ліній з високим fan-out |
| Затримка | Двозначні наносекунди |
| Зворотна сумісність | Усі попередні покоління PCIe/CXL |
Цільові застосування включають DLRM (Deep Learning Recommendation Models), інференс LLM, робочі навантаження RAG та HPC-симуляції на базі MPI.
Конкуруючі стандарти інтерконектів
| Стандарт | Власник | Призначення | Пропускна здатність | Масштаб | Терміни |
|---|---|---|---|---|---|
| CXL 4.0 | Консорціум | Когерентність пам'яті | 128 GT/s | Багатостійковий | Кінець 2026-2027 |
| NVLink 5 | NVIDIA | GPU-GPU | 1,8 ТБ/с | 576 GPU | Доступний |
| UALink 1.0 | Консорціум на чолі з AMD | Прискорювач-прискорювач | 200 Гб/с/лінія | 1 024 пристрої | Кінець 2026 |
| Ultra Ethernet | UEC | Масштабована мережа | На базі Ethernet | 10 000+ кінцевих точок | 2026+ |
| UB-Mesh | Huawei | Уніфікований інтерконект | 1+ ТБ/с/пристрій | 1 млн процесорів | Відкритий код |
Система прийняття рішень щодо інтерконектів
Коли який стандарт використовувати:
| Випадок використання | Найкращий вибір | Чому |
|---|---|---|
| GPU-GPU в межах вузла | NVLink | Найвища пропускна здатність (1,8 ТБ/с), найнижча затримка |
| GPU-GPU між вузлами | UALink | Відкрита альтернатива NVLink |
| Розширення пам'яті | CXL | Когерентність кешу з CPU, об'єднання пам'яті |
| Масштабована мережа | Ultra Ethernet / InfiniBand | Розроблено для кластерів з 10 000+ кінцевих точок |
| Уніфікована екосистема Китаю | UB-Mesh | Уникає обмежень західної інтелектуальної власності |
Позиціонування UALink проти CXL
UALink не конкурує безпосередньо з CXL. Вони служать різним цілям:10
- UALink: Масштабування GPU-GPU для кластерів прискорювачів (scale-up)
- CXL: Когерентність пам'яті CPU та об'єднання пам'яті (розширення пам'яті)
- Ultra Ethernet: Масштабована мережа по дата-центрах
«UALink працює разом з PCIe та CXL, але лише UALink має ефект об'єднання виділених ресурсів. UALink розроблений для з'єднання ваших основних GPU-блоків для масштабування GPU-GPU», — пояснив Майкл Познер, віцепрезидент з управління продуктами в Synopsys.11
Huawei UB-Mesh
Альтернативний підхід Huawei спрямований на заміну всіх існуючих інтерконектів:12
- Цільова пропускна здатність 1+ ТБ/с на пристрій
- Затримка ~150 нс на хоп (покращення з мікросекунд до наносекунд)
- Синхронна семантика load/store замість пакетної
- Ліцензія з відкритим кодом оголошена у вересні 2025
- Масштабується до 1 мільйона процесорів в архітектурі «SuperNode»
Галузеве впровадження залишається невизначеним через геополітичні занепокоєння та інерцію існуючих стандартів.
Що далі
Кінець 2026: Комутатори UALink потрапляють до дата-центрів; продукти CXL 4.0 починають поставки зразків.
Кінець 2026-2027: Багатостійкові системи CXL 4.0 досягають виробничого розгортання.13
4 квартал 2026: Upscale AI планує поставку комутатора UALink.14
Постійно: Органи стандартизації вирішують питання співіснування CXL, UALink та Ultra Ethernet. UB-Mesh від Huawei шукає впровадження за межами західних ринків.
Ландшафт інтерконектів залишатиметься фрагментованим щонайменше до 2027 року. Жоден окремий стандарт не охоплює всі випадки використання: об'єднання пам'яті (CXL), масштабування прискорювачів (UALink/NVLink) та мережева фабрика (Ultra Ethernet/InfiniBand).
Ключові висновки
Для планувальників інфраструктури: - CXL 4.0 забезпечує пули пам'яті понад 100 ТБ з когерентністю кешу між стійками - Panmnesia постачає зразки першого комутатора фабрики CXL 3.2 з портовою маршрутизацією - Плануйте співіснування стандартів: CXL + UALink + Ultra Ethernet/InfiniBand - Терміни розгортання виробничих систем CXL 4.0 — кінець 2026-2027
Для операційних команд: - CXL підтримує зворотну сумісність з попередніми поколіннями - Портова маршрутизація спрощує управління багатостійковою фабрикою - Двозначні наносекундні затримки для доступу до пам'яті через комутатори - Слідкуйте за Panmnesia, XConn та іншими постачальниками комутаторів CXL щодо доступності
Для стратегічного планування: - Жоден окремий стандарт інтерконекту не «переможе», оскільки різні рівні служать різним цілям - Об'єднання пам'яті стає життєздатним для масштабного інференсу ШІ - UB-Mesh від Huawei створює паралельну екосистему переважно для ринку Китаю - Рішення щодо обладнання у 2025-2026 вплинуть на сумісність до 2030 року
Посилання
Для розгортання інфраструктури ШІ з передовими архітектурами інтерконектів зверніться до Introl.
-
CXL Consortium. "CXL Consortium Releases the Compute Express Link 4.0 Specification." November 18, 2025. ↩
-
VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." November 2025. ↩
-
Business Wire. "CXL Consortium Releases the Compute Express Link 4.0 Specification Increasing Speed and Bandwidth." November 18, 2025. ↩
-
Business Wire. "Panmnesia Announces Sample Availability of PCIe 6.0/CXL 3.2 Fabric Switch." November 12, 2025. ↩
-
Tom's Hardware. "Huawei to open-source its UB-Mesh data center-scale interconnect soon." August 2025. ↩
-
Datacenter.news. "CXL 4.0 doubles bandwidth, introduces bundled ports for data centres." November 2025. ↩
-
Panmnesia. "Press Release: PCIe 6.0/CXL 3.2 Fabric Switch." November 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." November 24, 2025. ↩
-
TechPowerUp. "Panmnesia Samples Industry's First PCIe 6.0/CXL 3.2 Fabric Switch." November 2025. ↩
-
Semi Engineering. "New Data Center Protocols Tackle AI." 2025. ↩
-
Synopsys. "Ultra Ethernet UaLink AI Networks." 2025. ↩
-
ServeTheHome. "Huawei Presents UB-Mesh Interconnect for Large AI SuperNodes at Hot Chips 2025." August 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth." November 2025. ↩
-
HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." December 2, 2025. ↩
-
EE Times. "CXL Adds Port Bundling to Quench AI Thirst." November 2025. ↩
-
SDxCentral. "Compute Express Link Consortium debuts 4.0 spec to push past bandwidth bottlenecks." November 2025. ↩
-
CXL Consortium. "CXL 4.0 White Paper." November 2025. ↩
