CXL 4.0 e a Guerra das Interconexões: Como a Memória para IA Está Transformando a Arquitetura de Data Centers

12 de dezembro de 2025

Atualização de dezembro de 2025: O CXL Consortium lançou o CXL 4.0 em 18 de novembro, dobrando a largura de banda para 128 GT/s com PCIe 7.0 e introduzindo portas agrupadas para conexões de 1,5 TB/s. A Panmnesia começou a fornecer amostras do primeiro switch de fabric CXL 3.2 da indústria com roteamento baseado em portas. Enquanto isso, o UALink visa implantação no final de 2026 e a Huawei tornou o UB-Mesh open-source como alternativa.

Resumo

O CXL 4.0 representa a próxima geração de tecnologia de interconexão de memória, permitindo mais de 100 terabytes de memória compartilhada com coerência de cache em infraestrutura de IA. O recurso de portas agrupadas da especificação permite agregar múltiplas portas físicas em conexões lógicas únicas, entregando 1,5 TB/s de largura de banda total. O switch de fabric CXL 3.2 da Panmnesia marca o primeiro hardware implementando roteamento baseado em portas para clusters de IA multi-rack. O panorama mais amplo de interconexões continua fragmentando-se à medida que UALink, Ultra Ethernet e UB-Mesh da Huawei competem por diferentes nichos.

O Que Aconteceu

O CXL Consortium lançou a especificação Compute Express Link 4.0 em 18 de novembro de 2025, no SC25.¹ A especificação muda do PCIe 6.x (64 GT/s) para PCIe 7.0 (128 GT/s), dobrando a largura de banda disponível enquanto mantém o formato FLIT de 256 bytes introduzido com o CXL 3.x.²

"O lançamento da especificação CXL 4.0 estabelece um novo marco para o avanço da conectividade de memória coerente, dobrando a largura de banda em relação à geração anterior com novos recursos poderosos", declarou Derek Rohde, Presidente do CXL Consortium e Engenheiro Principal na NVIDIA.³

Quatro dias antes, em 12 de novembro, a startup coreana Panmnesia anunciou a disponibilidade de amostras de seu Switch de Fabric PCIe 6.0/CXL 3.2: o primeiro silício implementando roteamento baseado em portas (PBR) para fabrics CXL.⁴

O panorama de interconexões continua fragmentando-se. O UALink visa implantação em data centers no final de 2026. A Huawei anunciou que tornará open-source seu protocolo UB-Mesh, projetado para substituir PCIe, CXL, NVLink e TCP/IP com um padrão unificado.⁵

Por Que Isso Importa para Infraestrutura

Memória Se Torna Componível: O CXL 4.0 permite compartilhamento de memória em escala. Cargas de trabalho de inferência de IA que requerem centenas de terabytes agora podem acessar pools de memória compartilhada entre racks com coerência de cache, não apenas dentro de um único servidor.

Largura de Banda Atende à Demanda de IA: Uma porta agrupada CXL 4.0 com links x16 a 128 GT/s entrega 768 GB/s em cada direção (1,536 TB/s de largura de banda total entre dispositivo e CPU).⁶ O serviço de inferência de LLM se beneficia diretamente dessa capacidade.

Clusters de IA Multi-Rack: O roteamento baseado em portas no CXL 3.2/4.0 permite que switches de fabric interconectem milhares de dispositivos em múltiplos racks sem incorrer em alta latência de rede. A Panmnesia alega "latência de dois dígitos em nanossegundos" para acesso à memória.⁷

Risco de Fragmentação de Padrões: Quatro ecossistemas de interconexão concorrentes (CXL/PCIe, UALink, Ultra Ethernet, NVLink) forçam planejadores de infraestrutura a apostar em vencedores. Equipamentos comprados hoje podem enfrentar desafios de interoperabilidade em 2027.

Detalhes Técnicos

Especificação CXL 4.0

Arquitetura de Portas Agrupadas

As portas agrupadas do CXL 4.0 agregam múltiplas portas físicas de dispositivos CXL em uma única entidade lógica:⁸

• Host e dispositivos Tipo 1/2 podem combinar múltiplas portas físicas
• Software do sistema vê um único dispositivo apesar de múltiplas conexões físicas
• Otimizado para Modo FLIT de 256B, eliminando overhead do FLIT legado de 68B
• Permite 1,5+ TB/s de largura de banda total por conexão lógica

Switch de Fabric CXL 3.2 da Panmnesia

O primeiro silício de switch CXL 3.2 inclui:⁹

Aplicações alvo incluem DLRM (Deep Learning Recommendation Models), inferência de LLM, cargas de trabalho RAG e simulações HPC baseadas em MPI.

Padrões de Interconexão Concorrentes

Framework de Decisão de Interconexão

Quando usar qual padrão:

Posicionamento UALink vs. CXL

O UALink não compete diretamente com o CXL. Eles servem propósitos diferentes:¹⁰

• UALink: Escalonamento GPU-para-GPU para clusters de aceleradores (scale-up)
• CXL: Coerência CPU-memória e compartilhamento de memória (expansão de memória)
• Ultra Ethernet: Rede scale-out entre data centers

"O UALink funciona junto com PCIe e CXL, mas apenas o UALink tem o efeito de unificar os recursos alocados. O UALink é projetado para conectar suas principais unidades de GPU para escalonamento GPU-para-GPU", explicou Michael Posner, VP de Gerenciamento de Produtos na Synopsys.¹¹

Huawei UB-Mesh

A abordagem alternativa da Huawei visa substituir todas as interconexões existentes:¹²

• Almeja 1 TB/s+ de largura de banda por dispositivo
• ~150 ns de latência por salto (melhoria de microssegundos para nanossegundos)
• Semântica síncrona de load/store vs. baseada em pacotes
• Licença open-source anunciada em setembro de 2025
• Escala para 1 milhão de processadores na arquitetura "SuperNode"

A adoção pela indústria permanece incerta dadas as preocupações geopolíticas e o momentum dos padrões existentes.

O Que Vem a Seguir

Final de 2026: Switches UALink chegam aos data centers; produtos CXL 4.0 começam a ser amostrados.

Final de 2026-2027: Sistemas CXL 4.0 multi-rack alcançam implantação em produção.¹³

Q4 2026: Upscale AI visa entrega de switch UALink.¹⁴

Em andamento: Organismos de padrões navegam a coexistência de CXL, UALink e Ultra Ethernet. O UB-Mesh da Huawei busca adoção fora dos mercados ocidentais.

O panorama de interconexões permanecerá fragmentado pelo menos até 2027. Nenhum padrão único atende a todos os casos de uso: compartilhamento de memória (CXL), escalonamento de aceleradores (UALink/NVLink) e fabric de rede (Ultra Ethernet/InfiniBand).

Principais Conclusões

Para planejadores de infraestrutura: - CXL 4.0 permite pools de memória de 100+ TB com coerência de cache entre racks - Panmnesia fornecendo amostras do primeiro switch de fabric CXL 3.2 com roteamento baseado em portas - Planeje para coexistência de padrões: CXL + UALink + Ultra Ethernet/InfiniBand - Cronograma de implantação de final de 2026-2027 para sistemas CXL 4.0 em produção

Para equipes de operações: - CXL mantém compatibilidade retroativa com gerações anteriores - Roteamento baseado em portas simplifica gerenciamento de fabric multi-rack - Latência de nanossegundos de dois dígitos para acesso à memória através de switches - Monitore Panmnesia, XConn e outros fornecedores de switches CXL para disponibilidade

Para planejamento estratégico: - Nenhum padrão de interconexão único vai "vencer" porque diferentes camadas servem diferentes propósitos - Compartilhamento de memória se torna viável para inferência de IA em escala - O UB-Mesh da Huawei cria ecossistema paralelo principalmente para o mercado chinês - Decisões de equipamentos em 2025-2026 afetarão a interoperabilidade até 2030

Referências

Para implantação de infraestrutura de IA com arquiteturas avançadas de interconexão, entre em contato com a Introl.