CXL 4.0とインターコネクト戦争：AIメモリがデータセンターアーキテクチャを再構築する方法

2025年12月12日

2025年12月更新： CXL Consortiumは11月18日にCXL 4.0をリリースし、PCIe 7.0により帯域幅を128 GT/sに倍増、1.5 TB/s接続を実現するバンドルポートを導入しました。Panmnesiaはポートベースルーティングを採用した業界初のCXL 3.2ファブリックスイッチのサンプル出荷を開始。一方、UALinkは2026年後半の展開を目指し、HuaweiはUB-Meshを代替として オープンソース化しました。

要約

CXL 4.0は次世代のメモリインターコネクト技術であり、AIインフラストラクチャ全体でキャッシュコヒーレンシを維持しながら100テラバイト以上のプールドメモリを実現します。この仕様のバンドルポート機能により、複数の物理ポートを単一の論理接続に集約し、合計1.5 TB/sの帯域幅を提供できます。PanmnesiaのCXL 3.2ファブリックスイッチは、マルチラックAIクラスター向けのポートベースルーティングを実装した初のハードウェアです。UALink、Ultra Ethernet、HuaweiのUB-Meshがそれぞれ異なるニッチで競争する中、広範なインターコネクト環境はさらに分断化が進んでいます。

何が起きたか

CXL Consortiumは2025年11月18日、SC25でCompute Express Link 4.0仕様をリリースしました。¹ この仕様はPCIe 6.x（64 GT/s）からPCIe 7.0（128 GT/s）に移行し、CXL 3.xで導入された256バイトFLITフォーマットを維持しながら利用可能な帯域幅を倍増させています。²

「CXL 4.0仕様のリリースは、コヒーレントメモリ接続性の進歩における新たなマイルストーンとなり、強力な新機能を備えながら前世代の2倍の帯域幅を実現します」とCXL Consortium会長でNVIDIAのプリンシパルエンジニアであるDerek Rohde氏は述べています。³

その4日前の11月12日、韓国のスタートアップPanmnesiaは、CXLファブリック向けのポートベースルーティング（PBR）を実装した初のシリコンであるPCIe 6.0/CXL 3.2ファブリックスイッチのサンプル提供を発表しました。⁴

インターコネクト環境は分断化が続いています。UALinkは2026年後半のデータセンター展開を目標としています。Huaweiは、PCIe、CXL、NVLink、TCP/IPを統一規格で置き換えることを目的としたUB-Meshプロトコルをオープンソース化すると発表しました。⁵

インフラストラクチャにとっての重要性

メモリがコンポーザブルに：CXL 4.0はスケールでのメモリプーリングを可能にします。数百テラバイトを必要とするAI推論ワークロードは、単一サーバー内だけでなく、キャッシュコヒーレンシを維持しながらラック間の共有メモリプールにアクセスできるようになります。

帯域幅がAIの需要に対応：128 GT/sのx16リンクを持つCXL 4.0バンドルポートは、各方向768 GB/s（デバイスとCPU間の合計帯域幅1.536 TB/s）を提供します。⁶ LLM推論サービングはこの容量から直接恩恵を受けます。

マルチラックAIクラスター：CXL 3.2/4.0のポートベースルーティングにより、ファブリックスイッチは長いネットワークレイテンシを発生させることなく、複数のラックにまたがる数千のデバイスを相互接続できます。Panmnesiaはメモリアクセスで「2桁ナノ秒のレイテンシ」を実現すると主張しています。⁷

標準規格の分断リスク：4つの競合するインターコネクトエコシステム（CXL/PCIe、UALink、Ultra Ethernet、NVLink）により、インフラ計画者は勝者を予測する必要があります。今日購入した機器は、2027年に相互運用性の課題に直面する可能性があります。

技術詳細

CXL 4.0仕様

バンドルポートアーキテクチャ

CXL 4.0のバンドルポートは、複数の物理CXLデバイスポートを単一の論理エンティティに集約します：⁸

• ホストおよびType 1/2デバイスは複数の物理ポートを結合可能
• システムソフトウェアは複数の物理接続にもかかわらず単一デバイスとして認識
• 256B Flitモード用に最適化され、レガシー68B Flitのオーバーヘッドを排除
• 論理接続あたり1.5 TB/s以上の合計帯域幅を実現

Panmnesia CXL 3.2ファブリックスイッチ

初のCXL 3.2スイッチシリコンには以下が含まれます：⁹

ターゲットアプリケーションには、DLRM（Deep Learning Recommendation Models）、LLM推論、RAGワークロード、MPIベースのHPCシミュレーションが含まれます。

競合するインターコネクト標準

インターコネクト選択フレームワーク

どの標準をいつ使用すべきか：

UALinkとCXLの位置づけ

UALinkはCXLと直接競合しません。それぞれ異なる目的を果たします：¹⁰

• UALink：アクセラレータクラスター向けGPU-GPUスケーリング（スケールアップ）
• CXL：CPU-メモリコヒーレンシとメモリプーリング（メモリ拡張）
• Ultra Ethernet：データセンター間のスケールアウトネットワーキング

「UALinkはPCIeおよびCXLと連携して動作しますが、割り当てられたリソースを統合する効果があるのはUALinkだけです。UALinkはGPU-GPUスケーリングのためにメインGPUユニットを接続するように設計されています」とSynopsysの製品管理担当VP、Michael Posner氏は説明しています。¹¹

Huawei UB-Mesh

Huaweiの代替アプローチは、すべての既存インターコネクトを置き換えることを目指しています：¹²

• デバイスあたり1 TB/s以上の帯域幅を目標
• ホップあたり約150 nsのレイテンシ（マイクロ秒からナノ秒への改善）
• パケットベースではなく同期ロード/ストアセマンティクス
• 2025年9月にオープンソースライセンスを発表
• 「SuperNode」アーキテクチャで100万プロセッサまでスケール

地政学的懸念と既存標準の勢いを考慮すると、業界での採用は依然として不確実です。

今後の展望

2026年後半：UALinkスイッチがデータセンターに到達、CXL 4.0製品のサンプル出荷開始。

2026年後半〜2027年：CXL 4.0マルチラックシステムが本番展開に到達。¹³

2026年第4四半期：Upscale AIがUALinkスイッチの出荷を目標。¹⁴

継続中：標準化団体がCXL、UALink、Ultra Ethernetの共存を調整。HuaweiのUB-Meshは西側市場以外での採用を模索。

インターコネクト環境は少なくとも2027年まで分断化が続くでしょう。単一の標準規格では、メモリプーリング（CXL）、アクセラレータスケーリング（UALink/NVLink）、ネットワークファブリック（Ultra Ethernet/InfiniBand）のすべてのユースケースに対応できません。

重要なポイント

インフラ計画者向け： - CXL 4.0はラック間でキャッシュコヒーレンシを維持した100 TB以上のメモリプールを実現 - Panmnesiaがポートベースルーティング搭載の初のCXL 3.2ファブリックスイッチをサンプル出荷 - 標準規格の共存を計画：CXL + UALink + Ultra Ethernet/InfiniBand - CXL 4.0本番システムの展開タイムラインは2026年後半〜2027年

運用チーム向け： - CXLは以前の世代との後方互換性を維持 - ポートベースルーティングによりマルチラックファブリック管理が簡素化 - スイッチ間のメモリアクセスで2桁ナノ秒のレイテンシ - Panmnesia、XConn、その他のCXLスイッチベンダーの提供状況を監視

戦略計画向け： - 異なるレイヤーが異なる目的を果たすため、単一のインターコネクト標準が「勝利」することはない - メモリプーリングがスケールでのAI推論に対して実用的に - HuaweiのUB-Meshは主に中国市場向けの並行エコシステムを構築 - 2025〜2026年の機器決定は2030年までの相互運用性に影響

参考文献

高度なインターコネクトアーキテクチャによるAIインフラストラクチャ展開については、Introlにお問い合わせください。