CXL 4.0 وحروب الترابط: كيف تُعيد ذاكرة الذكاء الاصطناعي تشكيل بنية مراكز البيانات
12 ديسمبر 2025
تحديث ديسمبر 2025: أصدر اتحاد CXL المواصفة 4.0 في 18 نوفمبر، مُضاعفًا عرض النطاق الترددي إلى 128 GT/s مع PCIe 7.0 ومُقدمًا المنافذ المجمّعة لاتصالات بسرعة 1.5 تيرابايت/ثانية. بدأت Panmnesia توفير عينات من أول مفتاح شبكي CXL 3.2 في الصناعة مع التوجيه القائم على المنافذ. في غضون ذلك، تستهدف UALink النشر في أواخر 2026، وأعلنت Huawei عن فتح مصدر بروتوكول UB-Mesh كبديل.
ملخص سريع
يمثل CXL 4.0 الجيل التالي من تقنية ترابط الذاكرة، مما يُتيح تجميع أكثر من 100 تيرابايت من الذاكرة مع تماسك الذاكرة المؤقتة عبر البنية التحتية للذكاء الاصطناعي. تسمح ميزة المنافذ المجمّعة في المواصفة بدمج عدة منافذ فيزيائية في وصلات منطقية واحدة تُوفر عرض نطاق ترددي إجمالي يبلغ 1.5 تيرابايت/ثانية. يُمثل مفتاح الشبكة CXL 3.2 من Panmnesia أول عتاد يُطبق التوجيه القائم على المنافذ لمجموعات الذكاء الاصطناعي متعددة الرفوف. يزداد تجزؤ مشهد الترابط الأوسع مع تنافس UALink وUltra Ethernet وUB-Mesh من Huawei على مجالات مختلفة.
ماذا حدث
أصدر اتحاد CXL مواصفة Compute Express Link 4.0 في 18 نوفمبر 2025 خلال مؤتمر SC25.1 تنتقل المواصفة من PCIe 6.x (64 GT/s) إلى PCIe 7.0 (128 GT/s)، مُضاعفةً عرض النطاق الترددي المتاح مع الحفاظ على تنسيق FLIT بحجم 256 بايت الذي قُدم مع CXL 3.x.2
"يُشكل إصدار مواصفة CXL 4.0 علامة فارقة جديدة في تطوير اتصال الذاكرة المتماسك، مُضاعفًا عرض النطاق الترددي مقارنة بالجيل السابق مع ميزات جديدة قوية"، صرّح Derek Rohde، رئيس اتحاد CXL والمهندس الرئيسي في NVIDIA.3
قبل ذلك بأربعة أيام، في 12 نوفمبر، أعلنت الشركة الكورية الناشئة Panmnesia عن توفر عينات من مفتاح الشبكة PCIe 6.0/CXL 3.2: أول شريحة سيليكون تُطبق التوجيه القائم على المنافذ (PBR) لشبكات CXL.4
يستمر تجزؤ مشهد الترابط. تستهدف UALink النشر في مراكز البيانات في أواخر 2026. أعلنت Huawei أنها ستفتح مصدر بروتوكول UB-Mesh، المُصمم ليحل محل PCIe وCXL وNVLink وTCP/IP بمعيار موحد.5
أهمية ذلك للبنية التحتية
الذاكرة تصبح قابلة للتركيب: يُتيح CXL 4.0 تجميع الذاكرة على نطاق واسع. يمكن الآن لأعباء عمل استدلال الذكاء الاصطناعي التي تتطلب مئات التيرابايتات الوصول إلى مجموعات ذاكرة مشتركة عبر الرفوف مع تماسك الذاكرة المؤقتة، وليس فقط داخل خادم واحد.
عرض النطاق الترددي يُطابق متطلبات الذكاء الاصطناعي: يُوفر المنفذ المجمّع CXL 4.0 مع وصلات x16 بسرعة 128 GT/s عرض نطاق ترددي يبلغ 768 جيجابايت/ثانية في كل اتجاه (1.536 تيرابايت/ثانية إجمالي عرض النطاق الترددي بين الجهاز والمعالج).6 تستفيد خدمة استدلال النماذج اللغوية الكبيرة مباشرة من هذه السعة.
مجموعات الذكاء الاصطناعي متعددة الرفوف: يسمح التوجيه القائم على المنافذ في CXL 3.2/4.0 للمفاتيح الشبكية بربط آلاف الأجهزة عبر رفوف متعددة دون تحمل زمن انتقال شبكي طويل. تدّعي Panmnesia "زمن انتقال بالنانوثانية من رقمين" للوصول إلى الذاكرة.7
مخاطر تجزؤ المعايير: تُجبر أربعة أنظمة ترابط متنافسة (CXL/PCIe، UALink، Ultra Ethernet، NVLink) مخططي البنية التحتية على المراهنة على الفائزين. قد تواجه المعدات المُشتراة اليوم تحديات في التوافق في عام 2027.
التفاصيل التقنية
مواصفة CXL 4.0
| الميزة | CXL 3.x | CXL 4.0 |
|---|---|---|
| البروتوكول الأساسي | PCIe 6.x | PCIe 7.0 |
| سرعة النقل | 64 GT/s | 128 GT/s |
| حجم FLIT | 256B | 256B |
| المُعيدات المدعومة | 2 | 4 |
| خيارات عرض الوصلة | قياسي | أُضيف x2 أصلي |
| المنافذ المجمّعة | لا | نعم |
بنية المنافذ المجمّعة
تجمع المنافذ المجمّعة في CXL 4.0 عدة منافذ فيزيائية لجهاز CXL في كيان منطقي واحد:8
- يمكن للمضيف وأجهزة Type 1/2 دمج عدة منافذ فيزيائية
- يرى برنامج النظام جهازًا واحدًا رغم وجود اتصالات فيزيائية متعددة
- مُحسّن لوضع Flit بحجم 256B، مما يُزيل الحمل الزائد لـ Flit القديم بحجم 68B
- يُتيح عرض نطاق ترددي إجمالي يزيد عن 1.5 تيرابايت/ثانية لكل اتصال منطقي
مفتاح الشبكة CXL 3.2 من Panmnesia
تتضمن أول شريحة سيليكون لمفتاح CXL 3.2:9
| المواصفة | التفاصيل |
|---|---|
| دعم البروتوكول | PCIe Gen 6.0 + CXL 3.2 هجين |
| معدل البيانات | 64 GT/s |
| أوضاع التوجيه | PBR (قائم على المنافذ) وHBR (قائم على التسلسل الهرمي) |
| بروتوكولات CXL الفرعية | CXL.cache، CXL.mem، CXL.io |
| عدد المسارات | 256 مسار مع توزيع عالٍ |
| زمن الانتقال | نانوثانية من رقمين |
| التوافق العكسي | جميع أجيال PCIe/CXL السابقة |
تشمل التطبيقات المستهدفة DLRM (نماذج التوصية للتعلم العميق)، واستدلال النماذج اللغوية الكبيرة، وأعباء عمل RAG، ومحاكاة HPC القائمة على MPI.
معايير الترابط المتنافسة
| المعيار | المالك | الغرض | عرض النطاق الترددي | النطاق | الجدول الزمني |
|---|---|---|---|---|---|
| CXL 4.0 | الاتحاد | تماسك الذاكرة | 128 GT/s | متعدد الرفوف | أواخر 2026-2027 |
| NVLink 5 | NVIDIA | GPU-GPU | 1.8 TB/s | 576 GPU | متاح |
| UALink 1.0 | اتحاد بقيادة AMD | مسرّع-مسرّع | 200 Gb/s/مسار | 1,024 جهاز | أواخر 2026 |
| Ultra Ethernet | UEC | الشبكات الموسعة | قائم على Ethernet | أكثر من 10,000 نقطة نهاية | 2026+ |
| UB-Mesh | Huawei | ترابط موحد | أكثر من 1 TB/s/جهاز | مليون معالج | مفتوح المصدر |
إطار قرار الترابط
متى تستخدم أي معيار:
| حالة الاستخدام | الأنسب | السبب |
|---|---|---|
| GPU-to-GPU داخل العقدة | NVLink | أعلى عرض نطاق ترددي (1.8 TB/s)، أدنى زمن انتقال |
| GPU-to-GPU عبر العقد | UALink | بديل مفتوح المعيار لـ NVLink |
| توسيع الذاكرة | CXL | تماسك الذاكرة المؤقتة مع المعالج، تجميع الذاكرة |
| الشبكات الموسعة | Ultra Ethernet / InfiniBand | مُصمم لمجموعات تزيد عن 10,000 نقطة نهاية |
| النظام البيئي الموحد للصين | UB-Mesh | يتجنب قيود الملكية الفكرية الغربية |
موقع UALink مقابل CXL
لا تتنافس UALink مباشرة مع CXL. تخدمان أغراضًا مختلفة:10
- UALink: توسيع GPU-to-GPU لمجموعات المسرّعات (التوسع الرأسي)
- CXL: تماسك ذاكرة CPU وتجميع الذاكرة (توسيع الذاكرة)
- Ultra Ethernet: الشبكات الموسعة عبر مراكز البيانات
"تعمل UALink جنبًا إلى جنب مع PCIe وCXL، لكن UALink فقط لديها تأثير توحيد الموارد المُخصصة. صُممت UALink لربط وحدات GPU الرئيسية لتوسيع GPU-to-GPU"، أوضح Michael Posner، نائب رئيس إدارة المنتجات في Synopsys.11
UB-Mesh من Huawei
يهدف نهج Huawei البديل إلى استبدال جميع الترابطات الموجودة:12
- يستهدف عرض نطاق ترددي يزيد عن 1 TB/s لكل جهاز
- زمن انتقال ~150 ns لكل قفزة (تحسين من ميكروثانية إلى نانوثانية)
- دلالات load/store متزامنة مقابل القائمة على الحزم
- أُعلن عن ترخيص مفتوح المصدر في سبتمبر 2025
- يتوسع إلى مليون معالج في بنية "SuperNode"
يظل اعتماد الصناعة غير مؤكد نظرًا للمخاوف الجيوسياسية وزخم المعايير الحالية.
ما هو التالي
أواخر 2026: تصل مفاتيح UALink إلى مراكز البيانات؛ تبدأ منتجات CXL 4.0 في توفير العينات.
أواخر 2026-2027: تصل أنظمة CXL 4.0 متعددة الرفوف إلى النشر الإنتاجي.13
الربع الرابع 2026: تستهدف Upscale AI تسليم مفتاح UALink.14
مستمر: تتعامل هيئات المعايير مع التعايش بين CXL وUALink وUltra Ethernet. يسعى UB-Mesh من Huawei للاعتماد خارج الأسواق الغربية.
سيظل مشهد الترابط مُجزأً حتى عام 2027 على الأقل. لا يُعالج معيار واحد جميع حالات الاستخدام: تجميع الذاكرة (CXL)، وتوسيع المسرّعات (UALink/NVLink)، والشبكة النسيجية (Ultra Ethernet/InfiniBand).
النقاط الرئيسية
لمخططي البنية التحتية: - يُتيح CXL 4.0 مجموعات ذاكرة تزيد عن 100 تيرابايت مع تماسك الذاكرة المؤقتة عبر الرفوف - Panmnesia تُوفر عينات من أول مفتاح شبكي CXL 3.2 مع التوجيه القائم على المنافذ - خطط لتعايش المعايير: CXL + UALink + Ultra Ethernet/InfiniBand - جدول زمني للنشر في أواخر 2026-2027 لأنظمة CXL 4.0 الإنتاجية
لفرق التشغيل: - يحافظ CXL على التوافق العكسي مع الأجيال السابقة - التوجيه القائم على المنافذ يُبسط إدارة الشبكة النسيجية متعددة الرفوف - زمن انتقال بالنانوثانية من رقمين للوصول إلى الذاكرة عبر المفاتيح - راقب Panmnesia وXConn وموردي مفاتيح CXL الآخرين للتوفر
للتخطيط الاستراتيجي: - لن "يفوز" معيار ترابط واحد لأن الطبقات المختلفة تخدم أغراضًا مختلفة - يصبح تجميع الذاكرة قابلاً للتطبيق لاستدلال الذكاء الاصطناعي على نطاق واسع - يُنشئ UB-Mesh من Huawei نظامًا بيئيًا موازيًا بشكل أساسي للسوق الصيني - ستؤثر قرارات المعدات في 2025-2026 على التوافق حتى عام 2030
المراجع
لنشر البنية التحتية للذكاء الاصطناعي مع بنيات الترابط المتقدمة، تواصل مع Introl.
-
CXL Consortium. "CXL Consortium Releases the Compute Express Link 4.0 Specification." November 18, 2025. ↩
-
VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." November 2025. ↩
-
Business Wire. "CXL Consortium Releases the Compute Express Link 4.0 Specification Increasing Speed and Bandwidth." November 18, 2025. ↩
-
Business Wire. "Panmnesia Announces Sample Availability of PCIe 6.0/CXL 3.2 Fabric Switch." November 12, 2025. ↩
-
Tom's Hardware. "Huawei to open-source its UB-Mesh data center-scale interconnect soon." August 2025. ↩
-
Datacenter.news. "CXL 4.0 doubles bandwidth, introduces bundled ports for data centres." November 2025. ↩
-
Panmnesia. "Press Release: PCIe 6.0/CXL 3.2 Fabric Switch." November 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." November 24, 2025. ↩
-
TechPowerUp. "Panmnesia Samples Industry's First PCIe 6.0/CXL 3.2 Fabric Switch." November 2025. ↩
-
Semi Engineering. "New Data Center Protocols Tackle AI." 2025. ↩
-
Synopsys. "Ultra Ethernet UaLink AI Networks." 2025. ↩
-
ServeTheHome. "Huawei Presents UB-Mesh Interconnect for Large AI SuperNodes at Hot Chips 2025." August 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth." November 2025. ↩
-
HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." December 2, 2025. ↩
-
EE Times. "CXL Adds Port Bundling to Quench AI Thirst." November 2025. ↩
-
SDxCentral. "Compute Express Link Consortium debuts 4.0 spec to push past bandwidth bottlenecks." November 2025. ↩
-
CXL Consortium. "CXL 4.0 White Paper." November 2025. ↩
