CXL 4.0 et la guerre des interconnexions : comment la mémoire IA redéfinit l'architecture des centres de données

12 décembre 2025

Mise à jour décembre 2025 : Le CXL Consortium a publié CXL 4.0 le 18 novembre, doublant la bande passante à 128 GT/s avec PCIe 7.0 et introduisant les ports groupés pour des connexions de 1,5 To/s. Panmnesia a commencé à fournir des échantillons du premier switch fabric CXL 3.2 de l'industrie avec routage basé sur les ports. Pendant ce temps, UALink vise un déploiement fin 2026 et Huawei a rendu open-source UB-Mesh comme alternative.

En bref

CXL 4.0 représente la nouvelle génération de technologie d'interconnexion mémoire, permettant plus de 100 téraoctets de mémoire mutualisée avec cohérence de cache à travers l'infrastructure IA. La fonctionnalité de ports groupés de la spécification permet d'agréger plusieurs ports physiques en attachements logiques uniques offrant une bande passante totale de 1,5 To/s. Le switch fabric CXL 3.2 de Panmnesia marque le premier matériel implémentant le routage basé sur les ports pour les clusters IA multi-racks. Le paysage plus large des interconnexions se fragmente davantage alors qu'UALink, Ultra Ethernet et UB-Mesh de Huawei se disputent différentes niches.

Ce qui s'est passé

Le CXL Consortium a publié la spécification Compute Express Link 4.0 le 18 novembre 2025, lors de SC25.¹ La spécification passe de PCIe 6.x (64 GT/s) à PCIe 7.0 (128 GT/s), doublant la bande passante disponible tout en maintenant le format FLIT de 256 octets introduit avec CXL 3.x.²

« La publication de la spécification CXL 4.0 établit un nouveau jalon pour l'avancement de la connectivité mémoire cohérente, doublant la bande passante par rapport à la génération précédente avec de nouvelles fonctionnalités puissantes », a déclaré Derek Rohde, Président du CXL Consortium et Ingénieur Principal chez NVIDIA.³

Quatre jours plus tôt, le 12 novembre, la startup coréenne Panmnesia a annoncé la disponibilité d'échantillons de son Switch Fabric PCIe 6.0/CXL 3.2 : le premier silicium implémentant le routage basé sur les ports (PBR) pour les fabrics CXL.⁴

Le paysage des interconnexions continue de se fragmenter. UALink vise un déploiement en centre de données fin 2026. Huawei a annoncé qu'il rendrait open-source son protocole UB-Mesh, conçu pour remplacer PCIe, CXL, NVLink et TCP/IP par une norme unifiée.⁵

Pourquoi c'est important pour l'infrastructure

La mémoire devient composable : CXL 4.0 permet la mutualisation de la mémoire à grande échelle. Les charges de travail d'inférence IA nécessitant des centaines de téraoctets peuvent désormais accéder à des pools de mémoire partagés entre les racks avec cohérence de cache, et non plus seulement au sein d'un seul serveur.

La bande passante répond à la demande de l'IA : Un port groupé CXL 4.0 avec des liens x16 à 128 GT/s délivre 768 Go/s dans chaque direction (1,536 To/s de bande passante totale entre le périphérique et le CPU).⁶ Le service d'inférence LLM bénéficie directement de cette capacité.

Clusters IA multi-racks : Le routage basé sur les ports dans CXL 3.2/4.0 permet aux switches fabric d'interconnecter des milliers de périphériques à travers plusieurs racks sans encourir de longue latence réseau. Panmnesia revendique une « latence en dizaines de nanosecondes » pour l'accès mémoire.⁷

Risque de fragmentation des normes : Quatre écosystèmes d'interconnexion concurrents (CXL/PCIe, UALink, Ultra Ethernet, NVLink) obligent les planificateurs d'infrastructure à parier sur les gagnants. L'équipement acheté aujourd'hui pourrait faire face à des défis d'interopérabilité en 2027.

Détails techniques

Spécification CXL 4.0

Architecture des ports groupés

Les ports groupés de CXL 4.0 agrègent plusieurs ports physiques de périphériques CXL en une seule entité logique :⁸

• L'hôte et les périphériques Type 1/2 peuvent combiner plusieurs ports physiques
• Le logiciel système voit un seul périphérique malgré les connexions physiques multiples
• Optimisé pour le mode FLIT 256B, éliminant la surcharge du FLIT 68B historique
• Permet une bande passante totale de 1,5+ To/s par connexion logique

Switch Fabric CXL 3.2 de Panmnesia

Le premier silicium de switch CXL 3.2 comprend :⁹

Les applications cibles incluent DLRM (Deep Learning Recommendation Models), l'inférence LLM, les charges de travail RAG et les simulations HPC basées sur MPI.

Normes d'interconnexion concurrentes

Cadre de décision pour les interconnexions

Quand utiliser quelle norme :

Positionnement UALink vs. CXL

UALink n'est pas en concurrence directe avec CXL. Ils servent des objectifs différents :¹⁰

• UALink : Mise à l'échelle GPU-à-GPU pour clusters d'accélérateurs (scale-up)
• CXL : Cohérence CPU-mémoire et mutualisation mémoire (extension mémoire)
• Ultra Ethernet : Réseau scale-out à travers les centres de données

« UALink fonctionne aux côtés de PCIe et CXL, mais seul UALink a pour effet d'unifier les ressources allouées. UALink est conçu pour connecter vos unités GPU principales pour la mise à l'échelle GPU-à-GPU », a expliqué Michael Posner, VP Product Management chez Synopsys.¹¹

UB-Mesh de Huawei

L'approche alternative de Huawei vise à remplacer toutes les interconnexions existantes :¹²

• Cible une bande passante de 1+ To/s par périphérique
• Latence de ~150 ns par saut (amélioration de microsecondes à nanosecondes)
• Sémantique synchrone load/store vs. basée sur les paquets
• Licence open-source annoncée en septembre 2025
• Échelle jusqu'à 1 million de processeurs en architecture « SuperNode »

L'adoption par l'industrie reste incertaine compte tenu des préoccupations géopolitiques et de l'élan des normes existantes.

Prochaines étapes

Fin 2026 : Les switches UALink arrivent dans les centres de données ; les produits CXL 4.0 commencent à être échantillonnés.

Fin 2026-2027 : Les systèmes multi-racks CXL 4.0 atteignent le déploiement en production.¹³

Q4 2026 : Upscale AI vise la livraison du switch UALink.¹⁴

En cours : Les organismes de normalisation naviguent la coexistence de CXL, UALink et Ultra Ethernet. L'UB-Mesh de Huawei cherche l'adoption en dehors des marchés occidentaux.

Le paysage des interconnexions restera fragmenté au moins jusqu'en 2027. Aucune norme unique ne répond à tous les cas d'usage : mutualisation mémoire (CXL), mise à l'échelle des accélérateurs (UALink/NVLink) et fabric réseau (Ultra Ethernet/InfiniBand).

Points clés à retenir

Pour les planificateurs d'infrastructure : - CXL 4.0 permet des pools mémoire de 100+ To avec cohérence de cache entre les racks - Panmnesia échantillonne le premier switch fabric CXL 3.2 avec routage basé sur les ports - Planifiez la coexistence des normes : CXL + UALink + Ultra Ethernet/InfiniBand - Calendrier de déploiement fin 2026-2027 pour les systèmes de production CXL 4.0

Pour les équipes d'exploitation : - CXL maintient la rétrocompatibilité avec les générations précédentes - Le routage basé sur les ports simplifie la gestion des fabrics multi-racks - Latence en dizaines de nanosecondes pour l'accès mémoire à travers les switches - Surveillez Panmnesia, XConn et les autres fournisseurs de switches CXL pour la disponibilité

Pour la planification stratégique : - Aucune norme d'interconnexion unique ne « gagnera » car différentes couches servent différents objectifs - La mutualisation mémoire devient viable pour l'inférence IA à grande échelle - L'UB-Mesh de Huawei crée un écosystème parallèle principalement pour le marché chinois - Les décisions d'équipement en 2025-2026 affecteront l'interopérabilité jusqu'en 2030

Références

Pour le déploiement d'infrastructure IA avec des architectures d'interconnexion avancées, contactez Introl.