CXL 4.0과 인터커넥트 전쟁: AI 메모리가 데이터센터 아키텍처를 재편하는 방법

2025년 12월 12일

2025년 12월 업데이트: CXL 컨소시엄이 11월 18일 CXL 4.0을 발표했습니다. PCIe 7.0과 함께 대역폭이 128 GT/s로 두 배 증가하고, 번들 포트를 통해 1.5 TB/s 연결이 가능해졌습니다. Panmnesia는 포트 기반 라우팅을 지원하는 업계 최초의 CXL 3.2 패브릭 스위치 샘플 출하를 시작했습니다. 한편 UALink는 2026년 말 배포를 목표로 하고 있으며, Huawei는 UB-Mesh를 대안으로 오픈소스화했습니다.

요약

CXL 4.0은 차세대 메모리 인터커넥트 기술로, AI 인프라 전반에 걸쳐 캐시 일관성을 갖춘 100+ 테라바이트 규모의 풀링된 메모리를 지원합니다. 이 사양의 번들 포트 기능은 여러 물리적 포트를 단일 논리적 연결로 집계하여 총 1.5 TB/s의 대역폭을 제공합니다. Panmnesia의 CXL 3.2 패브릭 스위치는 멀티 랙 AI 클러스터를 위한 포트 기반 라우팅을 구현한 최초의 하드웨어입니다. 더 넓은 인터커넥트 환경은 UALink, Ultra Ethernet, Huawei의 UB-Mesh가 각기 다른 영역에서 경쟁하면서 더욱 파편화되고 있습니다.

무슨 일이 있었나

CXL 컨소시엄은 2025년 11월 18일 SC25에서 Compute Express Link 4.0 사양을 발표했습니다.¹ 이 사양은 PCIe 6.x(64 GT/s)에서 PCIe 7.0(128 GT/s)으로 전환하여 CXL 3.x에서 도입된 256바이트 FLIT 형식을 유지하면서 사용 가능한 대역폭을 두 배로 늘렸습니다.²

"CXL 4.0 사양의 발표는 일관된 메모리 연결성 발전에 새로운 이정표를 세웁니다. 강력한 새 기능과 함께 이전 세대 대비 대역폭이 두 배로 증가했습니다"라고 CXL 컨소시엄 회장이자 NVIDIA 수석 엔지니어인 Derek Rohde가 밝혔습니다.³

4일 전인 11월 12일, 한국 스타트업 Panmnesia는 PCIe 6.0/CXL 3.2 패브릭 스위치의 샘플 출하를 발표했습니다. 이는 CXL 패브릭용 포트 기반 라우팅(PBR)을 구현한 최초의 실리콘입니다.⁴

인터커넥트 환경은 계속 파편화되고 있습니다. UALink는 2026년 말 데이터센터 배포를 목표로 합니다. Huawei는 PCIe, CXL, NVLink, TCP/IP를 통합 표준으로 대체하도록 설계된 UB-Mesh 프로토콜을 오픈소스화할 것이라고 발표했습니다.⁵

인프라에 미치는 영향

메모리의 조합형 구성: CXL 4.0은 대규모 메모리 풀링을 가능하게 합니다. 수백 테라바이트가 필요한 AI 추론 워크로드는 이제 단일 서버 내부뿐만 아니라 랙 전체에 걸쳐 캐시 일관성을 갖춘 공유 메모리 풀에 접근할 수 있습니다.

AI 수요에 맞는 대역폭: 128 GT/s의 x16 링크를 가진 CXL 4.0 번들 포트는 각 방향으로 768 GB/s(장치와 CPU 간 총 1.536 TB/s 대역폭)를 제공합니다.⁶ LLM 추론 서빙이 이 용량으로부터 직접적인 혜택을 받습니다.

멀티 랙 AI 클러스터: CXL 3.2/4.0의 포트 기반 라우팅은 패브릭 스위치가 긴 네트워크 지연 없이 여러 랙에 걸쳐 수천 개의 장치를 상호 연결할 수 있게 합니다. Panmnesia는 메모리 접근에 "두 자릿수 나노초 지연시간"을 주장합니다.⁷

표준 파편화 위험: 네 가지 경쟁 인터커넥트 생태계(CXL/PCIe, UALink, Ultra Ethernet, NVLink)로 인해 인프라 기획자들은 승자에 베팅해야 합니다. 오늘 구매한 장비가 2027년에 상호운용성 문제에 직면할 수 있습니다.

기술 세부사항

CXL 4.0 사양

번들 포트 아키텍처

CXL 4.0의 번들 포트는 여러 물리적 CXL 장치 포트를 단일 논리적 엔티티로 집계합니다:⁸

• 호스트와 Type 1/2 장치가 여러 물리적 포트를 결합할 수 있음
• 여러 물리적 연결에도 불구하고 시스템 소프트웨어는 단일 장치로 인식
• 256B Flit 모드에 최적화되어 레거시 68B Flit 오버헤드 제거
• 논리적 연결당 1.5+ TB/s 총 대역폭 지원

Panmnesia CXL 3.2 패브릭 스위치

최초의 CXL 3.2 스위치 실리콘 포함 사항:⁹

대상 애플리케이션에는 DLRM(딥러닝 추천 모델), LLM 추론, RAG 워크로드, MPI 기반 HPC 시뮬레이션이 포함됩니다.

경쟁 인터커넥트 표준

인터커넥트 결정 프레임워크

어떤 표준을 언제 사용할 것인가:

UALink vs. CXL 포지셔닝

UALink는 CXL과 직접 경쟁하지 않습니다. 서로 다른 목적을 가지고 있습니다:¹⁰

• UALink: 가속기 클러스터를 위한 GPU-GPU 스케일링(스케일업)
• CXL: CPU-메모리 일관성 및 메모리 풀링(메모리 확장)
• Ultra Ethernet: 데이터센터 전반의 스케일아웃 네트워킹

"UALink는 PCIe 및 CXL과 함께 작동하지만, 할당된 리소스를 통합하는 효과는 UALink만이 가지고 있습니다. UALink는 GPU-GPU 스케일링을 위해 주요 GPU 유닛을 연결하도록 설계되었습니다"라고 Synopsys의 제품 관리 부사장 Michael Posner가 설명했습니다.¹¹

Huawei UB-Mesh

Huawei의 대안적 접근 방식은 모든 기존 인터커넥트를 대체하는 것을 목표로 합니다:¹²

• 장치당 1 TB/s+ 대역폭 목표
• ~150 ns 홉 지연시간(마이크로초에서 나노초로 개선)
• 패킷 기반 대비 동기식 로드/스토어 시맨틱스
• 2025년 9월 오픈소스 라이선스 발표
• "SuperNode" 아키텍처로 100만 프로세서까지 확장

지정학적 우려와 기존 표준의 모멘텀을 고려할 때 업계 채택은 불확실합니다.

향후 전망

2026년 말: UALink 스위치가 데이터센터에 도달; CXL 4.0 제품 샘플링 시작.

2026년 말-2027년: CXL 4.0 멀티 랙 시스템이 프로덕션 배포에 도달.¹³

2026년 4분기: Upscale AI가 UALink 스위치 출하 목표.¹⁴

진행 중: 표준 기관들이 CXL, UALink, Ultra Ethernet의 공존을 조율. Huawei의 UB-Mesh는 서방 시장 외 지역에서 채택을 모색.

인터커넥트 환경은 최소 2027년까지 파편화된 상태를 유지할 것입니다. 메모리 풀링(CXL), 가속기 스케일링(UALink/NVLink), 네트워크 패브릭(Ultra Ethernet/InfiniBand) 등 모든 사용 사례를 단일 표준이 해결하지는 못합니다.

핵심 시사점

인프라 기획자용: - CXL 4.0은 랙 전체에 걸쳐 캐시 일관성을 갖춘 100+ TB 메모리 풀 지원 - Panmnesia가 포트 기반 라우팅을 갖춘 최초의 CXL 3.2 패브릭 스위치 샘플링 - 표준 공존 계획: CXL + UALink + Ultra Ethernet/InfiniBand - CXL 4.0 프로덕션 시스템 배포 일정은 2026년 말-2027년

운영팀용: - CXL은 이전 세대와의 하위 호환성 유지 - 포트 기반 라우팅으로 멀티 랙 패브릭 관리 단순화 - 스위치를 통한 메모리 접근에 두 자릿수 나노초 지연시간 - Panmnesia, XConn 및 기타 CXL 스위치 벤더의 가용성 모니터링

전략 기획용: - 서로 다른 계층이 다른 목적을 수행하므로 단일 인터커넥트 표준이 "승리"하지 않을 것 - AI 추론에서 메모리 풀링이 대규모로 실현 가능해짐 - Huawei의 UB-Mesh가 주로 중국 시장을 위한 병렬 생태계 구축 - 2025-2026년 장비 결정이 2030년까지 상호운용성에 영향

참고문헌

고급 인터커넥트 아키텍처를 활용한 AI 인프라 배포에 대해서는 Introl에 문의하세요.