CXL 4.0 dan Perang Interkoneksi: Bagaimana Memori AI Mengubah Arsitektur Pusat Data

12 Desember 2025

Pembaruan Desember 2025: CXL Consortium merilis CXL 4.0 pada 18 November, menggandakan bandwidth menjadi 128 GT/s dengan PCIe 7.0 dan memperkenalkan bundled ports untuk koneksi 1,5 TB/s. Panmnesia mulai menyediakan sampel fabric switch CXL 3.2 pertama di industri dengan port-based routing. Sementara itu, UALink menargetkan deployment akhir 2026 dan Huawei membuka sumber UB-Mesh sebagai alternatif.

Ringkasan

CXL 4.0 merupakan generasi berikutnya dari teknologi interkoneksi memori, memungkinkan pooling memori 100+ terabyte dengan cache coherency di seluruh infrastruktur AI. Fitur bundled ports dari spesifikasi ini memungkinkan penggabungan beberapa port fisik menjadi satu attachment logis yang memberikan total bandwidth 1,5 TB/s. Fabric switch CXL 3.2 dari Panmnesia menandai hardware pertama yang mengimplementasikan port-based routing untuk cluster AI multi-rack. Lanskap interkoneksi yang lebih luas semakin terfragmentasi karena UALink, Ultra Ethernet, dan UB-Mesh dari Huawei bersaing untuk ceruk yang berbeda.

Apa yang Terjadi

CXL Consortium merilis spesifikasi Compute Express Link 4.0 pada 18 November 2025, di SC25.¹ Spesifikasi ini beralih dari PCIe 6.x (64 GT/s) ke PCIe 7.0 (128 GT/s), menggandakan bandwidth yang tersedia sambil mempertahankan format FLIT 256-byte yang diperkenalkan dengan CXL 3.x.²

"Rilis spesifikasi CXL 4.0 menetapkan tonggak baru untuk memajukan konektivitas memori koheren, menggandakan bandwidth dibandingkan generasi sebelumnya dengan fitur-fitur baru yang powerful," kata Derek Rohde, Presiden CXL Consortium dan Principal Engineer di NVIDIA.³

Empat hari sebelumnya, pada 12 November, startup Korea Panmnesia mengumumkan ketersediaan sampel PCIe 6.0/CXL 3.2 Fabric Switch: silikon pertama yang mengimplementasikan port-based routing (PBR) untuk fabric CXL.⁴

Lanskap interkoneksi terus terfragmentasi. UALink menargetkan deployment pusat data akhir 2026. Huawei mengumumkan akan membuka sumber protokol UB-Mesh-nya, yang dirancang untuk menggantikan PCIe, CXL, NVLink, dan TCP/IP dengan standar terpadu.⁵

Mengapa Ini Penting untuk Infrastruktur

Memori Menjadi Composable: CXL 4.0 memungkinkan memory pooling dalam skala besar. Beban kerja inferensi AI yang membutuhkan ratusan terabyte kini dapat mengakses pool memori bersama di seluruh rack dengan cache coherency, tidak hanya dalam satu server.

Bandwidth Sesuai Permintaan AI: Bundled port CXL 4.0 dengan link x16 pada 128 GT/s memberikan 768 GB/s di setiap arah (total bandwidth 1,536 TB/s antara perangkat dan CPU).⁶ LLM inference serving mendapat manfaat langsung dari kapasitas ini.

Cluster AI Multi-Rack: Port-based routing di CXL 3.2/4.0 memungkinkan fabric switch untuk menghubungkan ribuan perangkat di beberapa rack tanpa mengalami latensi jaringan yang panjang. Panmnesia mengklaim "latensi dua digit nanodetik" untuk akses memori.⁷

Risiko Fragmentasi Standar: Empat ekosistem interkoneksi yang bersaing (CXL/PCIe, UALink, Ultra Ethernet, NVLink) memaksa perencana infrastruktur untuk bertaruh pada pemenang. Peralatan yang dibeli hari ini mungkin menghadapi tantangan interoperabilitas pada 2027.

Detail Teknis

Spesifikasi CXL 4.0

Arsitektur Bundled Ports

Bundled ports CXL 4.0 menggabungkan beberapa port perangkat CXL fisik menjadi satu entitas logis:⁸

• Host dan perangkat Type 1/2 dapat menggabungkan beberapa port fisik
• Software sistem melihat satu perangkat meskipun ada beberapa koneksi fisik
• Dioptimalkan untuk 256B Flit Mode, menghilangkan overhead 68B Flit legacy
• Memungkinkan total bandwidth 1,5+ TB/s per koneksi logis

Panmnesia CXL 3.2 Fabric Switch

Silikon switch CXL 3.2 pertama mencakup:⁹

Aplikasi target meliputi DLRM (Deep Learning Recommendation Models), inferensi LLM, beban kerja RAG, dan simulasi HPC berbasis MPI.

Standar Interkoneksi yang Bersaing

Kerangka Keputusan Interkoneksi

Kapan menggunakan standar mana:

Posisi UALink vs. CXL

UALink tidak bersaing langsung dengan CXL. Keduanya melayani tujuan yang berbeda:¹⁰

• UALink: Penskalaan GPU-ke-GPU untuk cluster accelerator (scale-up)
• CXL: CPU-memory coherency dan memory pooling (ekspansi memori)
• Ultra Ethernet: Scale-out networking di seluruh pusat data

"UALink bekerja bersama PCIe dan CXL, tetapi hanya UALink yang memiliki efek menyatukan sumber daya yang dialokasikan. UALink dirancang untuk menghubungkan unit GPU utama Anda untuk penskalaan GPU-ke-GPU," jelas Michael Posner, VP of Product Management di Synopsys.¹¹

Huawei UB-Mesh

Pendekatan alternatif Huawei bertujuan menggantikan semua interkoneksi yang ada:¹²

• Menargetkan bandwidth 1 TB/s+ per perangkat
• Latensi hop ~150 ns (peningkatan dari mikrodetik ke nanodetik)
• Semantik synchronous load/store vs. berbasis paket
• Lisensi open-source diumumkan September 2025
• Skala hingga 1 juta prosesor dalam arsitektur "SuperNode"

Adopsi industri masih belum pasti mengingat kekhawatiran geopolitik dan momentum standar yang ada.

Apa Selanjutnya

Akhir 2026: Switch UALink mencapai pusat data; produk CXL 4.0 mulai sampling.

Akhir 2026-2027: Sistem multi-rack CXL 4.0 mencapai deployment produksi.¹³

Q4 2026: Upscale AI menargetkan pengiriman switch UALink.¹⁴

Berkelanjutan: Badan standar menavigasi koeksistensi CXL, UALink, dan Ultra Ethernet. UB-Mesh Huawei mencari adopsi di luar pasar Barat.

Lanskap interkoneksi akan tetap terfragmentasi setidaknya hingga 2027. Tidak ada satu standar pun yang menangani semua kasus penggunaan: memory pooling (CXL), penskalaan accelerator (UALink/NVLink), dan network fabric (Ultra Ethernet/InfiniBand).

Poin-Poin Utama

Untuk perencana infrastruktur: - CXL 4.0 memungkinkan pool memori 100+ TB dengan cache coherency di seluruh rack - Panmnesia menyediakan sampel fabric switch CXL 3.2 pertama dengan port-based routing - Rencanakan koeksistensi standar: CXL + UALink + Ultra Ethernet/InfiniBand - Timeline deployment akhir 2026-2027 untuk sistem produksi CXL 4.0

Untuk tim operasi: - CXL mempertahankan kompatibilitas mundur dengan generasi sebelumnya - Port-based routing menyederhanakan manajemen fabric multi-rack - Latensi dua digit nanodetik untuk akses memori melalui switch - Pantau Panmnesia, XConn, dan vendor switch CXL lainnya untuk ketersediaan

Untuk perencanaan strategis: - Tidak ada satu standar interkoneksi yang akan "menang" karena layer yang berbeda melayani tujuan yang berbeda - Memory pooling menjadi layak untuk inferensi AI dalam skala besar - UB-Mesh Huawei menciptakan ekosistem paralel terutama untuk pasar Tiongkok - Keputusan peralatan di 2025-2026 akan mempengaruhi interoperabilitas hingga 2030

Referensi

Untuk deployment infrastruktur AI dengan arsitektur interkoneksi canggih, hubungi Introl.