CXL 4.0 और इंटरकनेक्ट युद्ध: AI मेमोरी कैसे डेटा सेंटर आर्किटेक्चर को नया रूप दे रही है
12 दिसंबर, 2025
दिसंबर 2025 अपडेट: CXL Consortium ने 18 नवंबर को CXL 4.0 जारी किया, जो PCIe 7.0 के साथ बैंडविड्थ को दोगुना करके 128 GT/s कर देता है और 1.5 TB/s कनेक्शन के लिए बंडल्ड पोर्ट्स पेश करता है। Panmnesia ने पोर्ट-बेस्ड राउटिंग के साथ इंडस्ट्री के पहले CXL 3.2 फैब्रिक स्विच की सैंपलिंग शुरू की। इस बीच, UALink 2026 के अंत में डिप्लॉयमेंट की तैयारी कर रहा है और Huawei ने एक विकल्प के रूप में UB-Mesh को ओपन-सोर्स किया।
TL;DR
CXL 4.0 मेमोरी इंटरकनेक्ट टेक्नोलॉजी की अगली पीढ़ी का प्रतिनिधित्व करता है, जो AI इंफ्रास्ट्रक्चर में कैश कोहेरेंसी के साथ 100+ टेराबाइट्स की पूल्ड मेमोरी को सक्षम बनाता है। स्पेसिफिकेशन का बंडल्ड पोर्ट्स फीचर कई फिजिकल पोर्ट्स को सिंगल लॉजिकल अटैचमेंट में जोड़ने की अनुमति देता है जो 1.5 TB/s कुल बैंडविड्थ प्रदान करता है। Panmnesia का CXL 3.2 फैब्रिक स्विच मल्टी-रैक AI क्लस्टर्स के लिए पोर्ट-बेस्ड राउटिंग लागू करने वाला पहला हार्डवेयर है। व्यापक इंटरकनेक्ट लैंडस्केप और भी खंडित होता जा रहा है क्योंकि UALink, Ultra Ethernet, और Huawei का UB-Mesh विभिन्न निशों के लिए प्रतिस्पर्धा कर रहे हैं।
क्या हुआ
CXL Consortium ने SC25 में 18 नवंबर, 2025 को Compute Express Link 4.0 स्पेसिफिकेशन जारी किया।1 यह स्पेसिफिकेशन PCIe 6.x (64 GT/s) से PCIe 7.0 (128 GT/s) में शिफ्ट होता है, जो CXL 3.x के साथ पेश किए गए 256-बाइट FLIT फॉर्मेट को बनाए रखते हुए उपलब्ध बैंडविड्थ को दोगुना करता है।2
"CXL 4.0 स्पेसिफिकेशन की रिलीज़ कोहेरेंट मेमोरी कनेक्टिविटी को आगे बढ़ाने के लिए एक नया मील का पत्थर स्थापित करती है, जो शक्तिशाली नई सुविधाओं के साथ पिछली पीढ़ी की तुलना में बैंडविड्थ को दोगुना करती है," CXL Consortium के अध्यक्ष और NVIDIA में प्रिंसिपल इंजीनियर Derek Rohde ने कहा।3
चार दिन पहले, 12 नवंबर को, कोरियाई स्टार्टअप Panmnesia ने अपने PCIe 6.0/CXL 3.2 फैब्रिक स्विच की सैंपल उपलब्धता की घोषणा की: CXL फैब्रिक्स के लिए पोर्ट-बेस्ड राउटिंग (PBR) लागू करने वाला पहला सिलिकॉन।4
इंटरकनेक्ट लैंडस्केप खंडित होता जा रहा है। UALink 2026 के अंत में डेटा सेंटर डिप्लॉयमेंट को लक्षित कर रहा है। Huawei ने घोषणा की कि वह अपने UB-Mesh प्रोटोकॉल को ओपन-सोर्स करेगा, जो PCIe, CXL, NVLink, और TCP/IP को एक एकीकृत मानक से बदलने के लिए डिज़ाइन किया गया है।5
इंफ्रास्ट्रक्चर के लिए यह क्यों महत्वपूर्ण है
मेमोरी कंपोज़ेबल बन जाती है: CXL 4.0 स्केल पर मेमोरी पूलिंग को सक्षम बनाता है। सैकड़ों टेराबाइट्स की आवश्यकता वाले AI इंफरेंस वर्कलोड अब कैश कोहेरेंसी के साथ रैक के पार शेयर्ड मेमोरी पूल्स तक पहुंच सकते हैं, न कि केवल एक सर्वर के भीतर।
बैंडविड्थ AI डिमांड से मेल खाती है: 128 GT/s पर x16 लिंक के साथ एक CXL 4.0 बंडल्ड पोर्ट प्रत्येक दिशा में 768 GB/s प्रदान करता है (डिवाइस और CPU के बीच कुल 1.536 TB/s बैंडविड्थ)।6 LLM इंफरेंस सर्विंग को इस क्षमता से सीधा लाभ होता है।
मल्टी-रैक AI क्लस्टर्स: CXL 3.2/4.0 में पोर्ट-बेस्ड राउटिंग फैब्रिक स्विचों को लंबी नेटवर्क लेटेंसी के बिना कई रैक में हजारों डिवाइसों को इंटरकनेक्ट करने की अनुमति देती है। Panmnesia मेमोरी एक्सेस के लिए "डबल-डिजिट नैनोसेकंड लेटेंसी" का दावा करता है।7
स्टैंडर्ड्स फ्रैगमेंटेशन रिस्क: चार प्रतिस्पर्धी इंटरकनेक्ट इकोसिस्टम (CXL/PCIe, UALink, Ultra Ethernet, NVLink) इंफ्रास्ट्रक्चर प्लानर्स को विजेताओं पर दांव लगाने के लिए मजबूर करते हैं। आज खरीदे गए उपकरण 2027 में इंटरऑपरेबिलिटी चुनौतियों का सामना कर सकते हैं।
तकनीकी विवरण
CXL 4.0 स्पेसिफिकेशन
| फीचर | CXL 3.x | CXL 4.0 |
|---|---|---|
| बेस प्रोटोकॉल | PCIe 6.x | PCIe 7.0 |
| ट्रांसफर स्पीड | 64 GT/s | 128 GT/s |
| FLIT साइज़ | 256B | 256B |
| सपोर्टेड रिटाइमर्स | 2 | 4 |
| लिंक विड्थ ऑप्शन्स | स्टैंडर्ड | नेटिव x2 जोड़ा गया |
| बंडल्ड पोर्ट्स | नहीं | हां |
बंडल्ड पोर्ट्स आर्किटेक्चर
CXL 4.0 के बंडल्ड पोर्ट्स कई फिजिकल CXL डिवाइस पोर्ट्स को एक सिंगल लॉजिकल एंटिटी में जोड़ते हैं:8
- होस्ट और Type 1/2 डिवाइस कई फिजिकल पोर्ट्स को जोड़ सकते हैं
- सिस्टम सॉफ्टवेयर कई फिजिकल कनेक्शन के बावजूद सिंगल डिवाइस देखता है
- 256B Flit Mode के लिए ऑप्टिमाइज़्ड, लीगेसी 68B Flit ओवरहेड को समाप्त करता है
- प्रति लॉजिकल कनेक्शन 1.5+ TB/s कुल बैंडविड्थ सक्षम करता है
Panmnesia CXL 3.2 फैब्रिक स्विच
पहले CXL 3.2 स्विच सिलिकॉन में शामिल है:9
| स्पेसिफिकेशन | विवरण |
|---|---|
| प्रोटोकॉल सपोर्ट | PCIe Gen 6.0 + CXL 3.2 हाइब्रिड |
| डेटा रेट | 64 GT/s |
| राउटिंग मोड्स | PBR (पोर्ट-बेस्ड) और HBR (हाइरार्की-बेस्ड) |
| CXL सबप्रोटोकॉल्स | CXL.cache, CXL.mem, CXL.io |
| लेन काउंट | 256-लेन हाई फैन-आउट |
| लेटेंसी | डबल-डिजिट नैनोसेकंड |
| बैकवर्ड कम्पैटिबिलिटी | सभी पिछली PCIe/CXL जेनरेशन्स |
टारगेट एप्लिकेशन में DLRM (Deep Learning Recommendation Models), LLM इंफरेंस, RAG वर्कलोड्स, और MPI-बेस्ड HPC सिमुलेशन शामिल हैं।
प्रतिस्पर्धी इंटरकनेक्ट स्टैंडर्ड्स
| स्टैंडर्ड | ओनर | उद्देश्य | बैंडविड्थ | स्केल | टाइमलाइन |
|---|---|---|---|---|---|
| CXL 4.0 | Consortium | मेमोरी कोहेरेंसी | 128 GT/s | मल्टी-रैक | 2026-2027 के अंत |
| NVLink 5 | NVIDIA | GPU-GPU | 1.8 TB/s | 576 GPUs | उपलब्ध |
| UALink 1.0 | AMD-नेतृत्व वाला कंसोर्टियम | एक्सेलेरेटर-एक्सेलेरेटर | 200 Gb/s/लेन | 1,024 डिवाइसेज़ | 2026 के अंत |
| Ultra Ethernet | UEC | स्केल-आउट नेटवर्किंग | Ethernet-बेस्ड | 10,000s एंडपॉइंट्स | 2026+ |
| UB-Mesh | Huawei | एकीकृत इंटरकनेक्ट | 1+ TB/s/डिवाइस | 1M प्रोसेसर्स | ओपन-सोर्स्ड |
इंटरकनेक्ट डिसीज़न फ्रेमवर्क
किस स्टैंडर्ड का कब उपयोग करें:
| यूज़ केस | सबसे उपयुक्त | क्यों |
|---|---|---|
| नोड के भीतर GPU-से-GPU | NVLink | सबसे ज़्यादा बैंडविड्थ (1.8 TB/s), सबसे कम लेटेंसी |
| नोड्स के पार GPU-से-GPU | UALink | NVLink का ओपन स्टैंडर्ड विकल्प |
| मेमोरी एक्सपेंशन | CXL | CPU के साथ कैश कोहेरेंसी, मेमोरी पूलिंग |
| स्केल-आउट नेटवर्किंग | Ultra Ethernet / InfiniBand | 10,000+ एंडपॉइंट क्लस्टर्स के लिए डिज़ाइन किया गया |
| एकीकृत चीन इकोसिस्टम | UB-Mesh | पश्चिमी IP प्रतिबंधों से बचता है |
UALink बनाम CXL पोज़िशनिंग
UALink सीधे CXL के साथ प्रतिस्पर्धा नहीं करता। वे अलग-अलग उद्देश्यों की पूर्ति करते हैं:10
- UALink: एक्सेलेरेटर क्लस्टर्स के लिए GPU-से-GPU स्केलिंग (स्केल-अप)
- CXL: CPU-मेमोरी कोहेरेंसी और मेमोरी पूलिंग (मेमोरी एक्सपेंशन)
- Ultra Ethernet: डेटा सेंटर्स के पार स्केल-आउट नेटवर्किंग
"UALink PCIe और CXL के साथ काम करता है, लेकिन केवल UALink में आवंटित संसाधनों को एकीकृत करने का प्रभाव है। UALink आपकी मुख्य GPU यूनिट्स को GPU-से-GPU स्केलिंग के लिए कनेक्ट करने के लिए डिज़ाइन किया गया है," Synopsys में VP of Product Management Michael Posner ने समझाया।11
Huawei UB-Mesh
Huawei का वैकल्पिक दृष्टिकोण सभी मौजूदा इंटरकनेक्ट्स को बदलने का लक्ष्य रखता है:12
- प्रति डिवाइस 1 TB/s+ बैंडविड्थ का लक्ष्य
- ~150 ns हॉप लेटेंसी (माइक्रोसेकंड से नैनोसेकंड में सुधार)
- पैकेट-बेस्ड की तुलना में सिंक्रोनस load/store सेमेंटिक्स
- ओपन-सोर्स लाइसेंस सितंबर 2025 में घोषित
- "SuperNode" आर्किटेक्चर में 1 मिलियन प्रोसेसर्स तक स्केल
भू-राजनीतिक चिंताओं और मौजूदा मानकों की गति को देखते हुए उद्योग में अपनाना अनिश्चित बना हुआ है।
आगे क्या है
2026 के अंत: UALink स्विच डेटा सेंटर्स में पहुंचते हैं; CXL 4.0 उत्पाद सैंपलिंग शुरू करते हैं।
2026-2027 के अंत: CXL 4.0 मल्टी-रैक सिस्टम प्रोडक्शन डिप्लॉयमेंट तक पहुंचते हैं।13
Q4 2026: Upscale AI UALink स्विच डिलीवरी का लक्ष्य रखता है।14
जारी: स्टैंडर्ड्स बॉडीज़ CXL, UALink, और Ultra Ethernet के सह-अस्तित्व को नेविगेट करती हैं। Huawei का UB-Mesh पश्चिमी बाज़ारों के बाहर अपनाने की तलाश करता है।
इंटरकनेक्ट लैंडस्केप कम से कम 2027 तक खंडित रहेगा। कोई भी एकल मानक सभी यूज़ केसेज़ को संबोधित नहीं करता: मेमोरी पूलिंग (CXL), एक्सेलेरेटर स्केलिंग (UALink/NVLink), और नेटवर्क फैब्रिक (Ultra Ethernet/InfiniBand)।
मुख्य निष्कर्ष
इंफ्रास्ट्रक्चर प्लानर्स के लिए: - CXL 4.0 रैक के पार कैश कोहेरेंसी के साथ 100+ TB मेमोरी पूल्स को सक्षम करता है - Panmnesia पोर्ट-बेस्ड राउटिंग के साथ पहला CXL 3.2 फैब्रिक स्विच सैंपलिंग कर रहा है - स्टैंडर्ड्स सह-अस्तित्व के लिए योजना बनाएं: CXL + UALink + Ultra Ethernet/InfiniBand - CXL 4.0 प्रोडक्शन सिस्टम के लिए 2026-2027 के अंत की डिप्लॉयमेंट टाइमलाइन
ऑपरेशंस टीमों के लिए: - CXL पिछली पीढ़ियों के साथ बैकवर्ड कम्पैटिबिलिटी बनाए रखता है - पोर्ट-बेस्ड राउटिंग मल्टी-रैक फैब्रिक मैनेजमेंट को सरल बनाती है - स्विच के पार मेमोरी एक्सेस के लिए डबल-डिजिट नैनोसेकंड लेटेंसी - उपलब्धता के लिए Panmnesia, XConn, और अन्य CXL स्विच वेंडर्स पर नज़र रखें
रणनीतिक योजना के लिए: - कोई भी एकल इंटरकनेक्ट स्टैंडर्ड "जीतेगा" नहीं क्योंकि अलग-अलग लेयर्स अलग-अलग उद्देश्यों की पूर्ति करती हैं - AI इंफरेंस के लिए स्केल पर मेमोरी पूलिंग व्यवहार्य हो जाती है - Huawei का UB-Mesh मुख्य रूप से चीन बाज़ार के लिए समानांतर इकोसिस्टम बनाता है - 2025-2026 में उपकरण निर्णय 2030 तक इंटरऑपरेबिलिटी को प्रभावित करेंगे
संदर्भ
उन्नत इंटरकनेक्ट आर्किटेक्चर के साथ AI इंफ्रास्ट्रक्चर डिप्लॉयमेंट के लिए, Introl से संपर्क करें।
-
CXL Consortium. "CXL Consortium Releases the Compute Express Link 4.0 Specification." November 18, 2025. ↩
-
VideoCardz. "CXL 4.0 spec moves to PCIe 7.0, doubles bandwidth over CXL 3.0." November 2025. ↩
-
Business Wire. "CXL Consortium Releases the Compute Express Link 4.0 Specification Increasing Speed and Bandwidth." November 18, 2025. ↩
-
Business Wire. "Panmnesia Announces Sample Availability of PCIe 6.0/CXL 3.2 Fabric Switch." November 12, 2025. ↩
-
Tom's Hardware. "Huawei to open-source its UB-Mesh data center-scale interconnect soon." August 2025. ↩
-
Datacenter.news. "CXL 4.0 doubles bandwidth, introduces bundled ports for data centres." November 2025. ↩
-
Panmnesia. "Press Release: PCIe 6.0/CXL 3.2 Fabric Switch." November 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth and stretches memory pooling to multi-rack setups." November 24, 2025. ↩
-
TechPowerUp. "Panmnesia Samples Industry's First PCIe 6.0/CXL 3.2 Fabric Switch." November 2025. ↩
-
Semi Engineering. "New Data Center Protocols Tackle AI." 2025. ↩
-
Synopsys. "Ultra Ethernet UaLink AI Networks." 2025. ↩
-
ServeTheHome. "Huawei Presents UB-Mesh Interconnect for Large AI SuperNodes at Hot Chips 2025." August 2025. ↩
-
Blocks and Files. "CXL 4.0 doubles bandwidth." November 2025. ↩
-
HPCwire. "Upscale AI Eyes Late 2026 for Scale-Up UALink Switch." December 2, 2025. ↩
-
EE Times. "CXL Adds Port Bundling to Quench AI Thirst." November 2025. ↩
-
SDxCentral. "Compute Express Link Consortium debuts 4.0 spec to push past bandwidth bottlenecks." November 2025. ↩
-
CXL Consortium. "CXL 4.0 White Paper." November 2025. ↩
